Устройство защиты от ошибок Советский патент 1989 года по МПК H04L1/16 

Јъ

00

Изобретение касается передачи дискретной информации и относится к устройствам защиты от ошибок с решающей обратной связью. Цель изобретения - повышение скорости передачи информации. Устройство содержит входной накопитель 1, блок 2 элементов ИЛИ, анализатор 3 служебной команды, кодер 4, буферный накопитель 5, ключ 6, датчик 7 служебных команд, блок 8 управления, задающий г-р 9, датчик 10 запросной комбинации, блокиратор 11, дешифратор 12 запросной комбинации, декодирующий блок 13, анализатор 14 служебных команд, приемный накопитель 15. В устройство введены делитель 16 цикловой частоты, счетчик 17 числа фазирований, ключ 18 и блок 19 задержки. Введение новых элементов позволяет сократить кол-во обменов служебными командами при частых фазированиях, за счет чего повышается скорость передачи информации. 5 ил.

О ГО

Изобретение относится к области передачи дискретной информации, в частности к устройствам защиты от ошибок с решающей обратной связью и является усовершенствованием устройства по основному авт.св. № 1197115.

Цель изобретения - повышение скорости передачи информации.

На фиг.1 представлена структурная электрическая схема предложенного устройства; на фиг.2 - схема блока элементов ИЛИ; на фиг.З - схема анализатора служебной команды; на фиг.4 - схема анализатора служебных команд; на фиг.З - функциональная схема буферного накопителя; на фиг.6 - схема блока управления.

Устройство защиты от ошибок со- держит входной накопитель 1, блок 2 элементов ИЛИ, анализатор 3 служебной команды, кодер 4, буферный накопитель 5, ключ 6, датчик 7 служебных команд, блок 8 управления, задаю щий генератор 9, датчик 10 запросной комбинации, блокиратор 11, дешифрато 12 запросной комбинации, декодирующи блок 13, анализатор 14 служебных команд, приемный накопитель 15, дели- тель 16 цикловой частоты, счетчик 17 числа фазирований, ключ 18 и блок 19 задержки.

Блок 2 элементов ИЛИ содержит элементы ИЛИ 20-22, анализатор 3 слу жебной команды содержит регистр 23 и дешифратор 24, анализатор 14 служебных команд - регистр 25 и дефиш- раторы 261, 26а, буферный накопитель 5 - регистр 27, первые элементы И 28Ј первый элемент ИЛИ 29, триггеры 30f, второй элемент ИЛИ 31 вторые элементы И 32е дешифратор 33, счетчик 34, элемент И 35 и триггер 36, блок 8 управления - эле- менты И 37f - 37g , линию 38 задержки, первый 39 и второй 40 элементы ИЛИ, первый 41, второй 42 и третий 43 триггеры, третий 44, четвертый 45 и пятый 46 элементы ИЛИ.

Устройство защиты от ошибок работает следующим образом.

В исходном состоянии устройства счетчик 17 обнулен, поэтому ключ 18 открыт. По окончании процесса фази- рования сигнал Снять фазу поступает на второй вход счетчика 17 числа фазирований, а через блок 19 задержки и открытый ключ 18 - на вто

Q

5

0 5 0

5 0 5

0

рой вход блока 8 управления и первый вход датчика 7 служебных команд.

По этому сигналу через элементы ИЛИ 39, 40 и 45 срабатывают соответственно триггеры 41-43 блока 8 управления. При этом управляющий сигнал с первого выхода третьего триггера 43 через третий выход блока 8 управления поступает на управляющий вход приемного накопителя 15 и стирает в нем информацию. Сигнал с второго выхода третьего триггера 43 через четвертый выход блока 8 запрещает ввод информации во входной накопитель 1. Управляющий сигнал с выхода второго триггера 42 через первый выход блока 8 управления закрывает ключ 6, а сигнал с выхода триггера 41 через пятый выход блока 8 открывает блокиратор 11. Сигналом

06окончании фазирования на инициирующей станции запускается датчик

7служебных команд, который вырабатывает служебную команду, условно называемую далее СК-1, представляющую собой последовательность из К элементов, не используемую при передаче оперативной информации от источника информации.

Команда СК-1 с первого выхода датчика 7 через элементы ИЛИ 21 и 20 блока 2 элементов ИЛИ поступает на первый вход буферного накопителя 5 и записывается в его регистр 27, а через элементы ИЛИ 21 и 22 блока 2, анализатор 3 служебной команды, кодер 4, где она перекодируется в по- мехозащищенный код, поступает на выход устройства.

При прохождении команды СК-1 через анализатор 3 служебной команды на его втором выходе появляется сигнал, который поступает на второй вход буферного накопителя 5. По этому сигналу срабатывает триггер 36, а счетчик 34 и триггеры устанавливаются в исходное нулевое состояние. Управляющий сигнал с выхода триггера 36 поступает на первый вход элемента И ,35, а через второй элемент ИЛИ 31 - на второй вход элемента И 28g и на выход 2/ буферно го накопителя 5, далее на вход 6, первый вход элемента И 37 блока 8 управления. При этом разрешается прохождение импульсов цикловой частоты через четвертый вход буферного накопителя 5 от задающего генератора 9

на второй вход счетчика 34, а выход регистра 27, соответствующий максимальной емкости буферного накопителя 5, подключается через элемент И 28е, первый элемент ИЛИ 29 и первый вход буферного накопителя 5 к входу ключа 6 (величина 1 обозначает максимальную емкость накопителя).

Команда СК-1, поступающая из канала связи на вход устройства противоположной станции, через блокиратор 11 записывается в декодирующий блок 13, где проверяется ее правильность, а затем переписывается в регистр 25 анализатора 14. В результате на выходе 3 дешифратора 26g появляется сигнал, который подается на второй вход датчика 7 служебных команд. Под действием этого сигнала датчик 7 вырабатывает вторую команду, условно называемую далее СК-2.

Принятая команда СК-1 переписывается из регистра 25 в приемный накопитель 15, в котором она стирается сигналом, поступающим с третьего выхода блока 8. Команда СК-2 через элемент ИЛИ 22, анализатор 3 и кодер 4 поступает в канал связи.

На инициирующей станции принятая команда СК-2 через открытый блокиратор 11 записывается в декодирующий блок 13, где она кодируется, а затем переписывается в регистр 25 анализатора 14 служебной команды. В результате на выходе дешифратора 26 появляется сигнал, который подается на третьи входы накопителя 5 и блока 8. Команда СК-2 переписывается из регистра 25 в приемный накопитель 15, где она стирается сигналом, поступающим с третьего выхода блока 8. Под действием сигнала, поступающего на третий вход буферного накопителя 5, срабатывают триггер 36 и один из триггеров 30i - ЗС{ через соответствующий элемент И 32 (- 32 j в зависимости от сигнала на соответствующем выходе дешифратора 33, определяемого количеством импульсов цикловой частоты, подсчитанных счетчиком 34 с момента передачи команды СК-1 на противоположную станцию до момента приема от нее команды СК-2. После сраба тывания триггера 36 снимаются разрешающий сигнал с первого входа элемента И 35, запрещая прохождение на второй вход счетчика 34 импульсов от генератора 9, и разрешающий сигнал с второго входа элемента И 28j через первый вход второго элемента ИЛИ 31.

Пусть, с момента передачи команды СК-1 на противоположную станцию до момента приема от нее команды СК-2 счетчик 34 насчитал такое количество импульсов цикловой частоты,

при кот9Ром в момент поступления сигнала с выхода дешифратора 26 на третий вход накопителя 5 появляется импульс на (6-1) выходе дешифратора 33. В результате на выходе элемента

5 И 32g появляется импульс, под действием которого срабатывает триггер 30Ј(. Управляющий импульс с выхода триггера 30Ј. поступает на второй вход элемента И 28. , тем самым

Q создается возможность для съема информации с (Е-1) выхода регистра 27, т.е. выбирается определенная емкость буферного накопителя 5 и, следовательно, определяется цикл повто5 рения дискретной информации. Кроме того, управляющий сигнал с выхода триггера 30., через 2.4 выход накопителя 5 поступает на бЈ. вход блока 8 и далее на первый вход эле мента И 37;., . В то же время под действием сигнала с выхода дешифра- тора 26,| , поступающего на третий вход блока 8 и третий элемент ИЛИ 44, срабатывает триггер 43. В результате с третьего выхода блока 8 посту$ пает сигнал, разрешающий считывание информации из накопителя 15, ас четвертого выхода поступает сигнал, разрешающий ввод информации от источника в накопитель 1.

0

В случае обнаружения ошибки при приеме команды СК-1 на втором выходе декодирующего блока 13 появляется управляющий сигнал, который через

5 четвертый вход блока 8 поступает на второй вход пятого элемента ИЛИ 46. С выхода последнего управляющий сигнал через элемент И записывается на первый вход линии 38 задержки, для

Q которой продвигающими сигналами являются импульсы цикловой частоты, поступающие на пятый вход блока 8 от задающего генератора 9. Кроме того, прд действием сигнала с выхода

е элемента ИЛИ 46 срабатывают первый 41 и второй 42 триггеры, запускается (по второму выходу блока 8) датчик 10 запросной комбинации, который вы-1 дает в канал связи запросную комбинацию, а через четвертый элемент ИЛИ 45 срабатывает третий триггер 43 В результате переключения первого триггера 41 блокируется прием информации из канала связи на t тактов цикловой частоты, сигналом с первого выхода третьего триггера 43 стирается информация в накопителе 15 и запрещается считывание информации от источника в накопитель 1, а сигналом с выхода второго триггера 42 разрешается считывание информации из регистра 27 накопителя 5 через ключ 6, элементы ИЛИ 21 и 22 блока 2, анализатор 3 и кодер 4 в канал связи, а также с выхода элемента ИЛИ 21 через элемент ИЛИ 20 на первый вход накопителя 5.

Принятая инициирующей станцией запросная комбинация через блокиратор 11 поступает на дешифратор 12 запросной комбинации, где она выде- ляется. В результате на выходе дешифратора 12 появляется сигнал, который поступает на первый вход блока 8 и далее через элемент ИЛИ 46, элемент И 37 записывается на первый вход линии 38 з,адержки. Кроме того, под действием сигнала с выхода элемента ИЛИ 46 срабатывают первый 41 и второй 42 триггеры, запускается (по второму выходу блока 8) датчик 10 запросной комбинации, который выдает в канал связи запросную комбинацию, а через элемент И 45 срабатывает третий триггер 43. В результате переключения триггера 41 блокируется прием информации из канала связи на В тактов цикловой частоты, сигналом с выхода триггера 43 стирается информация в накопителе 15 и запрещается ввод информации от источника, а сигналом с выхода триггера 42 разрешается перезапись и считывание с регистра 27 накопителя 5 команды СК-1 через ключ 6, блок 2, анализатор 3 и кодер 4 в канал связи. К моменту приема команды СК-1 противоположной станцией на выходе Ј линии 38 задержки блока 8 появляется сигнал, который через элементы ИЛИ 40, 44 и 39 воздействует соответственно на триггеры 42, 43 и 41. В результате переключения триггера 43 с его первого выхода поступает разрешающий сигнал на управляющий вход накопител 15, ас второго выхода триггера 43 поступает сигнал, разрешающий считы

вание информации от источника в накопитель 1. Сигнал с выхода триггера 42 разрешает перезапись и считывание информации из накопителя 5 через ключ 6, а в результате переключения триггера 41 открывается блокиратор 11, разрешая прием информации из канала связи. В случае- искажения команды

СК-1 в канале связи ошибка обнаруживается декодирующим блоком 13 и процесс запроса повторяется вновь.

При искажении команды СК-2 в канале связи ошибка обнаруживается на

5 инициирующей станции декодирующим блоком 13 и процесс определения цикла повторения начинается вновь, как описано, с передачи команды СК-1. Процесс определения цикла повторения

о в противоположном направлении происходит аналогично. Процесс определения цикла повторения происходит до тех пор, пока команда СК-2, передаваемая в ответ на полученную команду

5 СК-1, будет принята без искажений.

В процессе работы устройства импульсы цикловой частоты через делитель 16 поступают на первый вход счетчика 17 и сбрасывают его в нулевое состояние, этим обеспечивается

30

35

40

45

50

55

удержание ключа 18 в положении Открыто. Если по какой-либо причине число фазирований возрастает за установленный период, определяемый делителем 16, и превышает допустимую величину, срабатывает счетчик 17 и закрывает ключ 18, что предотвращает переключение устройства в режим определения емкости буферного накопителя 5 и тем самым исключаются наоправданные потери пропускной способности.

Таким образом, предложенное устройство обеспечивает повышение эффективности скорости передачи информации по сравнению с известным устройством за счет сокращения количества обменов служебными командами при частых фазированиях.

Формула изобретения

Устройство защиты от ошибок по авт.св. № 1197115, отличающееся тем, что, с целью повышения скорости передачи информации, введены делитель цикловой частоты, счетчик числа фазирования, ключ и блок задержки, выход которого соеди71478362

нен с информационным входом ключа, выход которого подключен к второму входу блока управления, а управляющий вход соединен с выходом счетчика числа фазирований, установочный вход которого соединен с выходом делителя

8

цикловой частоты, вход которого подключен к выходу задающего генератора, а счетный вход счетчика числа фазирований соединен с входом блока задержки и является входом сигнала окончания фазирования устройства.

jrn

я,

/R7V

ЗЕ

lh

е-1

.J7

Фиг. 6

V2

JJjLL

M

2 vUC7

г

V3

1 фЖ

«r

M

41

г

46

т