Устройство для приема телесигналов Советский патент 1983 года по МПК G08C19/28 

(5) УСТРОЙСТВО для ПРИСНД ТЕЛЕСИГНАЛОВ

1

Изобретение относится к автоматике и телемеханике ив частности может быть .использовано в дешифраторах сигналов телесигнализации диспетчерской аппаратуры телеуправления радиосредствами, установленными на территориально рассредоточенных объектах радиосвязи.

Известно устройство для приема телемеханической информации, содержащее накопитель, логические схемы И, ИЛИ, триггер памяти и дешифратор П.

Это устройство имеет низкую помехоустойчивость при работе в условиях последовательного приема информации телесигнализации от территориально рассредоточенных радиосредств из-за ложного фазирования приемного устройства, формируемой из сдвинутых относительно своего правильного положения информационных кодовых комбинаций кодовой комбинации циклового фазирования.

Наиболее близким к предлагаемому по технической сущности является устройство для декодирования циклических кодов, содержащее блок фазирования по такту, вход которого соединен с входом устройства и первым входом первого элемента И, первый выход которого соединен с первыми входами накопителя и распределителя тактов, а второй выход - с первым

10 входом распределителя тактов, а второй выход - с первым входом распределителя элементарных импульсов, первый выход которого соединен с вторым входом первого элемента И, а 5 второй.- с первым входом преобразователя результатов проверки кода, на второй вход которого подключен выход анализатора кода, на вход которого подключен первый выход накопи20теля, а на второй выход - первый вход блока элементов И, на второй вход которого подключен второй выход накопителя, третий выход кото31pdro через дешифратор ключевых комбинаций подключен на первый вход второго элемента И, на второй вход которого подключен выход триггера, а на выход - первый вход триггера и второй вход распределителя тактов выход которого подключен к третьему входу преобразователя результатов проверки кода, первый выход которого подключен к третьему входу блока эле ментов И, выход которого образует выход устройства, выход первого .элемента И соединен с вторым выходом накопителя, второй вход триггера соединен с выходом преобразователя результатов проверки кода, содержащего дваэлемента ИЛИ, на входы которых поданы соответственно единич ные и нулевые шины распределителя тактов, выходы элементов ИЛИ подключены к первым Входам элементов И к вторым входам которых подключен выход распределителя элементарных импульсов, а к третьим входам подключены выходы сметного триггера, к счетным входам которого подключен выход элемента И, к входу которого подключен выход блока выявления оши бок, соединенный с накопителем; к второму входу счетного триггера подключен выход распределителя элементарных импульсов, а выходы двух элементов И преобразователя результатов проверки кода подключены к входам элементов ИЛИ, выход которого подключен к первому входу тригге ра, на второй вход которого подключен выход распределителя тактов, на первый и -второй выходы триггера под ключены два элемента И, к вторым входам которых подключен выход распределителя элементарных импульсов, а на третьи входы - выход распределителя тактов, выход первого элемен та И подключен к входу блока элемен тов И, выход второго элемента И под ключен к реверсивному счетчику, выходы которого через элементы ИЛИ по ключены к блоку элемента С 2 Недостатком данного устройства является низкая надежность. Причиной низкой надежности работы устройства является неопределенное состояние реверсивного счетчика в момент повторного фазирования уст ройства, которое приводит к необходимости задержки анализа сигналов ошибки и,следовательно, задержки 7 нятия запрета повторного фазироваия по циклу. Это, в свою очередь, риводит к тому, что в момент следоания правильной фазирующей по цику комбинации выход дешифратора зарыт и фазирование не осуществляется. то повторяется и в следующем цикле. Цель изобретения - повышение наежности устройства. Поставленная цель достигается тем, что в устройство для приема телеси налов, содержащее блок фазирования, вход которого объединен с первым входом первого элемента И и подключен к входу устройства, первый выход блока фазирования соединен с первым входом накопителя и первым входом первого распределителя импульсов, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами преобразователя кода, первый выход которого соединен с первым входом блока элементов И, второй выход блока фазирования соединен с входом второно распределителя импульсов, первь|й и второй выходы которого соединены соответственно с четвертым входом преобразователя кода и вторым входом первого элемента И, выход которого соединен с вторым входом накопителя, первый выход которого через первый дешифратор соединен с первым входом второго элемента И, выход второго элемента И соединен с вторым Входом первого распределителя импульсов и первым входом триггеру, выход которого соединен с вторым входом второго элемента И, вторые и третий выходы накопителя соединены с первыми и вторым входами анализатора кода, первый и второй выходы которого соединены соответственно с пятым входом преобразователя кода и вторым входом блока элементов И, третий вход которого подключен к четвертому выходу накопителя, а выход - к выходу устройства, введены второй дешифратор и регистр сдвига, второй выход преобразователя кода через последовательно соединенные регистр сдвига и второй дешифратор соединен с вторым входом триггера. Кроме того, преобразователь кода выполнен на элементах И, ИЛИ, НЕ и триггере, выходы первого и второго элементов ИЛИ соединены с первыми входами соответственно первого и второго элементов

51

И, выходы которых через третий элемент ИЛИ соединены с первым входом триггера, выходы триггера соединены с первыми входами третьего и четвертого элементов И, второй вход первого элемента И через элемент НЕ соединен с вторым входом второго элемента И, второй вход триггера, входы первого и второго элементов ИЛИ, объединенные вторые входы и объединенные третьи входы третьего, и четвертого элементов И и второй вход второго элемента И подключены соответственно к первому - пятому входам преобразователя кода, выходы четвертого и третьего элементов И подключены к первому и второму выходам преобразователя кода соответственно. Кроме того, анализатор кода выполнен на последовательно соединенных сумматорах по модулю два, выход последнего из которых соединен с первым выходом анализатора кода, втором вход каждого сумматора по модулю два подключен к соответствующему первому входу анализатора кода, второй вход и выход которого соединен с первым входом первого сумматора по модулю два.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 - выполнение преобразователя кода; на фиг. 3 выполнение анализатора кода; на фиг. k - временная диаграмма работы устройства.

Устройство для приема телесигналов (фиг. 1) содержит блок 1 фазирования по такту, распределитель 2 тактовых импульсов, элемент И 3, дешифратор k фазирующей по циклу кодовой комбинации, триггер 5, элемент И 6, накопитель 7 распределитель 8 тактовых импульсов, преобразователь 9 кода, анализатор 10 кода, блок 11 элементов И, дешифратор 12, регистр 13 сдвига.

Преобразователь 9 кода содержит (фиг. 2 ) элементы ИЛИ , элементы И 17-20, элемент НЕ 21 и триггер 22.

Анализатор 10 кода (фиг. 3) выгю11,нен на сумматорах 23 по модулю два.

Устройство осуществляет прием сигналов телесигнализации от групп территориально рассредоточенных радиосредств.

Устрой ство работает следующим образом.

К входу устройства последователь но подключаются каналы, по которым непрерывной последовательностью циклически передаются данные телесигнализации о состоянии радиосредств размещенных на территориально рассредоточенных объектах радиосвязи.

Данные телесигнализации в виде последовательности кодовых комбинаций циклового фазирования поступают на вход устройства, а также на входы первого элемента И 6, блока 1 фазирования по такту Р. После стробирования элементом И 6 кодовые комбинации телесигнализации ( фазирования по циклу и информационные кодовые комбинации ) вводятся и записываются в накопитель 7. Одновременно посылки кодовых комбинаций телесигнализации поступают на вход блока 1 фазирования по такту, тактовые импульсы с выхода которого поступают на распределитель 2, на вход накопителя 7 и вход распределителя 8. Импульсы на выходе распределителя 8 распределены в течение такта ч служат для синхронизации работы устройства, его элементов. Один из импульсов, точно совпадающий с серединой такта, подается с распределителя 8 на вход элемента И 6 и служит для стробироеания поступающей на вход устройства информации.

После дешифрирования дешифратором Ц через элемент И 3 на вход распределителя 2 подается импульс сброса в исходное состояние. Одновременно триггер. 5 опрокидывается и запрещает повторное дешифрирование кодовых комбинаций циклового фазирования. По мере ввода в накопитель 7 кодовые комбинации проверяются на cooTBeTCtвие закону кодирования анализатором 10.

Анализатор 10 кода предназначен для проверки кода на соответствие закону кодирования по проверочному полиному.

Анализатор состоит из сумматоров 23 по модулю два, соединенных между собой и с элементами памяти накопителя 7. Выходом анализатора 10 является выход последнего из цепочки сумматоров 23, тогда как выходы остальных сумматоров 23 цепочки подключены на входы последующих сумматоров 23 цепочки.

Число сумматоров 23 в составе анализатора 10 равно числу ненулевых 7.10 коэффициентов проверочного полинома без одного. Проверочный полином Q(X) образуется путем деления полинома X +1 на образующий полином используемого в устройстве телесигнализации кода Р(Х). Степень Q(X) равна числу проверочных разрядов кода М, N - общее число разрядов кода. Работа анализатора 10 осуществляется следующим образом. Информация телесигнализации посту пает с выхода 6 и записывается в накопитель 7- По мере ее записи и продвижения с выходов элемйнтов памяти накопителя 7, соответствующих ненулевым коэффициентам проверочного полинома, сигналы подаются на первые входы сумматоров 23 по модулю два. Яа вторые входы сумматоров 23 анализатора 10 .подаются сигналы с выходов предыдущих сумматоров 23 анализатора 10. На два входа первого сумматора 23 поданы сигналы с выходов двух элементов памяти накопителя 7. С выхода первого сумматора .23 выдается сигнал, соответствующий единице при наличии нечетного числа единиц и г нулю при четном числе единиц. Таким образом, при наличии четного числа единиц на.входе анализатора на выходе образуется нулевой сигнал, а при наличии нечетного - единичный-. Результаты проверки кодовых комбинаций преобразуются преобразовате лем 9 кода, предназначенным для при ведения результатов.проверки любого смежного кода в вид, который дол жен быть получен при проверке любого обычного кода. Если, процедура проверки кода на ;Соответствие закону кодирования (по модулю дв.а) по проверочному полиному может быть записана R(X) S(X).Q(X) , где S(X) - полином кодовой комбинации ; С1(Х) - проверочный полином кода то процедура преобразователя резуль татов проверки кода может быть пред ставлена как суммирование по модулю два полинома результата проверки R(X) с .преобразующим полиномом Н(Х) Преобразующий полином должен удо летворять условию H(X)®R(X) О Преобразователь 9 работает следу щим образом. 7 С выхода распределителя 2 на входы первого элемента ИЛИ k поступают единичные тактовые импульсы, на входы второго элемента ИЛИ 15 поступают нулевые тактовые импульсых На выходе первого элемента ИЛИ 14 образуется последовательность импульсов, соответствующая единичным тактовым импульсам (например 0.1001), а на выходе второго элемента ИЛИ 15 - нулевым (например 10110). Эти последовательности импульсов поступают соответственно на первые входы первого и второго элементов И 17 и 18. На второй вход второго элемента И 18 поступает кодовая комбинация, соответствующая результату проверки смежного класса кода R (Х) (например 01001), а на второй вход первого элемента И 17 поступает та же комбинация, но в инвертированном виде (например 10110). В том случае, если принятая кодовая комбинация не содержит искажений на выходе анализатора 10 кода, будет определенная комбинация, соответствующая полному Н(Х). Сложение R(X) с нулевыми тактовыми импульсами и инвертированного значения R(X) с единичными тактовыми импульсами дают нулевой результат. При наличии искаженной кодовой комбинации телесигнализации, поступившей на вход устройства, результат проверки на соответствие закону кодирования не равен Н(Х), и на выходе либо первого, либо второго элемента И 18 появляются импульсы - сигналы обнаружения искажений. В начале проверки на первый вход триггера 22 подается импульс сброса в исходное состояние с выхода распределителя 2. После проверки кодовой комбинации при от.сутствии искажений триггер 22 остается в исходном состоянии, а при наличии искажений при проведении одной из проверок - опрокидывается. В результате проверки очередной кодовой комбинации, записанной в накопителе 7 устройства, с первого выхода триггера 22 через элемент И 19 записывается импульс на вход регистра 13 сдвига, а с второго выхода триггера 22 через элемент И 20 импульс подается на вход блока 11 элементов И. Если в принятой кодовой комбинации искажений нет, то с второго вы91хода триггера 22 через элемент 1 20 поступает импульс, разрешающий считывание через.блок 11, записанной в накопителе7 кодовой комбинации; с первого выхода триггера 22 через элемент И 19 на вход регистра 13 сд га импульс не поступает, однако в конце проверки кодовой комбинации регистр 13 делает шаг ив первой его.ячейке памяти оказывается нуле.вой сигнал. При отсутствии искажений регистр 13 обнуляется. Если в принятой кодовой комбинации обнаружены искажения, то с первого выхода триггера 22 через элемент И 19 поступает на вход регистра 13 импульс. С второго выхода три гера 22 через элемент И 20 на. вход блока 11 импульс не подается, поэто му нет разрешения на считывание информации. Таким образом, преобразователь 9 кода осуществляет преобразование результатов проверки кодовых комбинацй й телесигнализации, передаваемых любыми смежными классами кодов, а вид, который может быть получен при проверке обычного кода. В процессе приема информации телесигнализации из части предыдущей и части последующей кодовых комбина ций может быть сформирована кодовая комбинация циклового фазирования. Если данная кодовая комбинация запи сана в накопитесь 7 после того, как устройство сфазированО i rio такту и по циклу, то сигнёл ее деши рирования с выхода дешифратора k не достигает распределителя тактов, так. как после установления правильной цикловой фазы уровень помех в канале невелик, частость обнаружения искажений соответствует частости их:- образования, триггер 5 находится в состоянии запрета повторног фазирования. Если до прихода истинной кодовой комбинации циклового фа зирования зарегистрирована ложная цикловая фаза, то она сдвигается и частость образования искаженных кодовых комбинаций резко возрастает, так как нарушается соответствие зако ну кодирования. Работа устройства в этом режиме показана на фиг. k, где о - сигнал с выхода дешифратора; 5 - состояние регистра .13 сдвига; В - моменты фор мирования сигнала ошибки (СО); о. 710временная диаграмма передачи шифратором сигналов (ШС) данных телесигнализации и приема с помощью приемного устройства (ПУ) этих данных. В цикл теле.сигнализации включена кодовая комбинация циклового фазирования Поскольку после установления ложной цикловой фазы вероятность образования искажений кодовых комбинаций возрастает до 0.95-0.99 (Л.9), то регистр 13 сдвига постоянно имеет от (L-1) до L сигналов обнаружения, записанных в регистре в виде единиц. Поэтому после ложного фазирования практически после приема первой кодовой комбинации с ошибкой формируется сигнал снятия запрета циклового фазирования, который с выхода дешифратора 12 поступает на второй вход триггера 5. Время запрета фазирования (фиг. ) резко сокращается до одной кодовой комбинации, и непрерывно поступающий поток сигналов обнаружения искажений кодовых комбинаций, формируемый дешифратором 12 при превышении порога срабатывания S, постоянно поддерживает триггер 5 в состоянии разрешения фазирования. Истинная кодовая комбинация циклового фазирования может обеспечить установку правильной цикловой фазы даже в случае, если она .следует непосредственно за ложной комбинацией. После установления правильной цикловой фазы .частость образования ошибо.к снижается до , что ведет к быстрому (в течение приема 2-3 кодовых комбинаций) освобождению регистра 13 сдвига и снижен1 ю его состояния ниже порогового. После установления правильной цикловой фазы сигнал разрешения повторного фазирования уже не формируется, так как, несмотря на состояние регистра сдвига выше S, сигнал обнаружения искажений не поступает. Поскольку регистр 13 сдвига находится в состоянии выше порогового после ложного фазирования, то прием очередной кодовой комбинации ведет к формированию сигнала разрешения пЬвторного фазирования по циклу, что создает условия для того, Чтобы повторное фазирование было существлено непосредственно после южного. В связи с этим работа устроиства в условиях последовательного приема сигналов телесигнализации от групп территориально рассредоточенных радиосредств производится более надежно.

Технико-экономическая эффективность предлагаемого устройства заключается в повышении надежности сбора данных телесигнализации от территориально рассредоточенных радиосредств. I

Формула изобретения

Устройство для приема телесигналов, содержащее блок фазирования, вход которого-объединен с первым входом первого элемента И и подключен к входу устройства, первый выход блока фазирования соединен с первым входом накопителя и первым входом первого распределителя импульсов, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами преобразователя кода, первый выход которого соединен с первым входом блока элементов И, второй выход блока фазирования соединен с входом второго распределителя импульсов, первый и второй выходы которого соединены соответственно с четвертым входом преобразователя кода и вторым входом первого элемента И, выход которого соединен с вторым входом накопителя, первый которого через первый дешифратор соединен с первым входом второго элемента И, выход второго элемента И соединен с вторым входом первого распределителя импульсов и первым входом триггера, выход которого соединен с вторым входом второго элемента И, вторые и третий выходы накопителя соединены с первыми и вторым входами анализатора кода, первый и второй выходы которого соединены соответственно с пятым входом преобразователя кода и вторым входом блока элементов И, третий йход которого подключен к четвертому выходу накопителя, а выход к выходу устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены вторрй дешифратор и регистр сдвига, второй выход преобразователя кода через последовательно соединенные регистр сдвига и второй дешифратор соединен с вторым входом триггера.

И, ИЛИ, НЕ и триггере, причем выходы первого и второго элементов ИЛИ соединены с первыми входами соответ5 ственно первого и второго элементов И, выходы которых через третий элемент ИЛИ соединены с первым входом триггера, выходы триггера соединены с первыми входами третьего и четвер0 того элементов И, второй вход первого элемента И через элемент НЕ соединен с вторым входом второго элемента И, второй вход триггера, входы первого и второго элементов ИЛИ,

объединенные вторые входы и объединенные третьи входы третьего и четвертого элементов И и второй вход второго элемента И подключены соответственно к первому - пятому входам

Q преобразователя кода, выходы четвертого и третьего элементов И подключены к первому и второму выходам преобразователя кода соотвественно.

Источники информации, принятые во внимание при экспертизе

(прототип).

tJi(

/ЛЯ

fj5f/g. /

f

8

lAr-,

ц /7 - of

L fff

fff «-J

г ГТ

-

rj

.

5