Функциональный преобразователь Советский патент 1989 года по МПК G06F7/544 

/ t

,

,

W

где - узел неравномерной сетки, шаг

которой hqc-Lq(i)

ti - узел равномерной сетки Ю(,{/Ј /.,1,2...; .

иве (Р+1 )а«аке. (Р+1 )«

(2p-f2) Lq(p+l)

Номер q разряда, в котором осуществляется развертка «крупным шагом при за(8)

данной погрешности преобразования V р ) . определяется из выражение

(3&.),О)

A р2р+2

где A qjJ+i; А2 р2р+2 - конечные разности первого и второго порядка взаимообратной функции ф(0 на равномерных сетках соответственно с шагами и 2(Н). На практике достаточно проверить условия в тех узлах сетки шь. где функция F(t) имеет наибольшую кривизну. Для непрерывных строго монотонных функций как правило

где - целое с избытком.

В схеме устройства в регистре I хранится сдвинутое на q разрядов в сторону младших значение интервала постоянства (при развертке функции In () или значение разности локальных трендов первого порядка ) (при развертке функции а/ л). В сумматоре 6 вычисляется (при развертке In t, или хранится (при развертке ) текущее значение локального тренда. В сумматоре 8 вычисляется текущее значение интервала постоянства, в сумматоре 7- значение ар:умента , или //+2. которые хранятся соответственно в регистрах 3 и 4. Значение преобразуемой функции хранится в регистре 2, нгачение учла tf - в счетчике 9. двоичный код, задающий преобразуемую функцию в регистре 5. Счетные импульсы с весом 2 (/ может принимать одно из значений: 0,1,2,...) поступают на и.ход 29 преобразователя.

Преобразователь работает следующим образом.

В исходном состоянии в регистры 3 и 4 и накапливающий сумматор 8 записан Двоичный код интервала постоянства Lq(0), в регистр 5 при преобразуемой функции F(t) tnt записан двоичный код «КЗ, для функ- ции а(11 -«00, счетчики 9 и 10, регистр 2, триггеры 13-15 обнулены. Счетный импульс с входа 29 устройства поступает на счетчик 9, увеличивая его содержимое на и через элемент ИЛИ 21 - на счетный вход второго триггера 14, переключая его в единицу, а также обнуляет младшие (К- 7)-е разряды второго счетчика 10. Единица с прямого выхода триггера 14 посту- пает на вторые входы элементов И 16 и 17. Элемент И 16 открыт по первому входу сигналом логической единицы с инверсного вы- хода первого триггера 13. Двоичный код, задающий преобразуемую функцию, напри- мер F(/)//tf(«10), поступает с регистра 5 на первый вход элемента И 19 и третий вход элемента 26 2И-ИЛИ (). Тактовый импульс с генератора 27 тактовых импуль- сов, пройдя открытый элемент И 16, поступает на счетный вход третьего триггера 15, переключая его в единицу. Кроме того, так

5

0 5

говый импугьг ч | t з -мгмсчп 24 задержки и открытый сигнал .мп ппгнческон «1 с второго разряда пятою pei истра 5 и прямого выхода третьего триггера 15 элемент И 19 поступает на вход разрешения записи пер вого регистра I и накапливающего сумматора 6. В результате в регистр 1 и на кап ливающий сумматор 6 осуществляется запись двоичного кода с пы.чода сумматора 8 со сдвигом соответственно на q г разрядов в сторону младших. Затем на выходе элемента 2И - ИЛИ 26 появляется «1, которая поступает на тактирующий вход сумматора 6. В результате выполнения операции сложения на выходе сумматора 6 появляется двоичный код локального тренда А° S ч(р).

Следующий тактовый импульс переключает триггер 15 в «О, при этом содержимое второго счетчика 10 увеличивается на квант Единица с инверсного выхода триггера 15 поступает нп тактирующий вход накапливающего сумматора 8, разрешает выполнение операции сложения, в результате которой вычисляется текущий интервал постоянства LQ(p-{-).

Код с выхода сумматора 8 поступает через первый коммутатор 11 на вход вто рого слагаемого комбинационного сумматора 7, на вход первого слагаемого котор-чо поступает код с выхода третьего регистра , В результате выполнения операции сложения на выходе сумматора 7 появляется двоичный код аргумента (рь-2. который поступает на вторую группу информационных входов схемы 28 сравнения. В схеме 28 сравнения код с выхота сумматора 7 сравнивается с KO.WV .ф мента, поступающим с выхода счетчинн ;

Если ia выходе «меньше схемы 28 сравнение sac гея «О. В этом с.п- чае в регистр 4 заучивается код с выхоы сумматора 7 При р i 14411 ке «крупным шагом в pei истр Л ,игк .шается код с выхода сумматор н 1 чисимо от результата сравнения

При гении на выходе «меньше схемы 28 сравнения «I триггер 13 переключается в «Ь- и Л)-- с его инверсного выхода закрывает элемеш И 18, и в pet нстре 4 остается прежнее значение суммы интервалов постоянства -го разряда.

Реализуется переход к второму этапу преобразования, т. е к развертке «мелким шагом.

Тактовые импульсы через открытый сигналом «1 с прямого выхода триггера 13 элемент И 17 поступает на вход пересчета с весом счетчика 10, увеличивая его содержимое на 2 .

На вход одного слагаемого сумматора 7 поступает через коммутатор 12 код с выхода регистра 4, а на вход фугого слагаемого поступает сдвинутый и коммутаторе И на (X-q) разрядов н сторону младших код (p-f-l)-ro интервала постоятмва g-го разряда. В результате выполнения в сумматоре 7 операции сложения на его выходе появляется код аргумента , который сравнивается в схеме 28 сравнения с кодом с выхода счетчика 9. Код аргумента fj+j записывается в регистр 4 по импульсу, поступающему на вход синхронизации с выхода элемента ИЛИ 20.

Второй этап преобразования осуществляется до тех пор, пока на выходе схемы 28 сравнения не появится «1. Тогда триггер 13 переключается в «О, переключая в свою очередь триггер 14, логический «О с прямого выхода которого закрывает элементы И 17 и 16. На этом вычисление текущего значения функции F(t) заканчивается, ее значение с выхода счетчика 10 записывается в регистр 2.

При поступлении следующего счетного импульса на вход 29 преобразователя повторяется описанный процесс.

При развертке функции в регистр 1 записывается двоичный код разности первого порядка локальных трендов A S(p), в ре гчстр 5 - код «01. В результате при появлении «I на прямом выходе третьего триггера 15 она поступает через открытый сигналом «1 с выхода первого разряда регистра 5 первый элемент И в элементе 2И-ИЛИ 26 на тактирующий вход суммато- ра 6. Далее в сумматоре 6 вычисляется локальный тренд ) и вычислительный процесс аналогичен описанному при вычислении функции In t.

При развертке функции регистр 1 обнуляется, в регистр 3 записывается код «00, а в накапливающий сумматор 6 записывается локальный тренд A Sq(p). При появлении «I на инверсном выходе триггера 15 выполняется операция сложения в сумматоре 8, в результате которой определяется текущее значение интервала постоянства Lg(p-}-). Далее вычислительный .процесс протекает так же, как и при преобразовании функции Int или .

Формула изобретения

Функциональный преобразователь, содержащий два счетчика, первый и второй сумматоры, первый и второй коммутаторы, с первого по четвертый регистры, схему сравнения, генератор тактовых импульсов, два триггера, два элемента ИЛИ, три элемента И, три элемента задержки, причем тактовый вход устройства соединен с первым входом первого элемента ИЛИ и со счетным входом первого счетчика, выходы которого подключены к первой группе входов схемы сравнения, вторая группа входов которой соединена с выходами второго сумматора и с информационными входами третьего и четвертого регистров, выходы которых подключены к первому и второму информационным входам второго коммутатора,

0

выход которого соединен с входом первого слагаемого второго сумматора, вход второго, слагаемого которого подключен к выходу первого коммутатора, управляющие входы

5 первого и второго коммутаторов соединены с прямым выходом первого триггера, инверс- ный выход которого соединен с первым входом первого элемента И, второй и третий входы которого соединены соответственно с прямым выходом второго триггера и выходом генератора тактовых импульсов, соединенного с первым входом второго элемента И, второй и третий входы которого подключены к - прямым выходам второго и первого триггеров соответственно, выход второго элемента И

5 соединен со счетным входом второго счетчика и через первый элемент задержки - с первым входом первого элемента ИЛИ, выход которого подключен к синхровходу четвертого регистра, выход второго эле- мента задержки соединен с синхровходом

0 третьего регистра и первым входом третьего

элемента И, второй вход которого соеди.нен с инверсным выходом первого

триггера, а выход - с вторым входом

первого элемента ИЛИ, вход и прямой

5 выход первого триггера соединены с выходом «Меньше схемы сравнения и с вторым входом второго элемента ИЛИ, выход которого подключен к счетному входу второго триггера, выходы первого регистра соединены с входами первого сумматора, выходы

0 второго счетчика подключены к входам второго регистра, отличающийся тем. что, с целью расширения функциональных возможностей за счет дополнительного вычисления функций a/l/J и Int, в него дополнительно введены третий сумматор, пятый регистр, тре5 тий триггер, четвертые элемент задержки и элемент И, элемент 2И-.ИЛИ, причем выход третьего сумматора соединен с входами Записи первого регистра и первого сумматора со сдвигом соответственно на q

..и (j2- разрядов в сторону младших (где i и 72 - номера разрядов, содержащих первую и вторую единицу в двоичном4 коде числа е -,q - номер разряда с разверткой «крупным шагом), входы разрешения записи которых подключены к выходу

5 четвертого элемента И, первый вход которого и первый вход элемента 2И-ИЛИ соединены с выходом второго разряда пятого регистра, выход первого разряда которого подключен к второму входу элемента 2И- . ИЛИ, выход которого соединен, с тактовым

0 входом первого сумматора, информационный и тактовый входы третьего сумматора подключены соответственно к выходу первого сумматора и инверсному выходу третьего триггера, а выход - к информационному входу первого коммутатора, второй вход четвертого

5 элемента И подключен к выходу третьего элемента задержки, вход которого, объединенный с входом третьего триггера, соединен с выходом первого элемента И, пря1481750

910

мой выход третьего триггера ааединен не-входом разряда с весом второго счетчика, посредственно с третьими входами четверто-вход обнуления младших К-q разрядов кото- го элемента И и элемента 2И-ИЛИ и че-рого соединен с - актовым входом преобразо- рез четвертый элемент задержки - с чет-вателя, выход «Меньше схемы сравнения вертым входом элемента 2И-ИЛИ, с вхо-5 подключен к синхровходу второго регистра. дом второго элемента задержки и с

Изобретение относится к области вычислительной техники и предназначено для использования в системах управления гибкими автоматизированными производствами, технологическими процессами, в специализированных вычислительных устройствах. Цель изобретения - расширение функциональных возможностей за счет дополнительного вычисления функций AT^1/3, LNT путем аппаратурной реализации разрядных свойств преобразуемых функций. Алгоритм преобразования состоит из двух этапов. На первом этапе развертка функции осуществляется "крупным" шагом в некотором "среднем" Q-м разряде с использованием локальных трендов Q-го разряда, и приращение функции реализуется квантами 2^- @ . На втором этапе ведется развертка "мелким" шагом в "младшем" λ-м разряде, а функция изменяется квантами 2^- @ . В преобразователь введены третий (накапливающий) сумматор 8, пятый двухразрядный регистр 5, третий триггер 15, четвертый элемент И 19, четвертый элемент задержки 25, элемент 2И-ИЛИ 26. Дополнительно введенное оборудование позволяет реализовать развертывающее преобразование функций AT¹¹²,AT¹¹³, LNT путем вычисления различным образом локальных трендов Q-го разряда. Существенное расширение функциональных возможностей устройства достигается при незначительном увеличении оборудования и сохранении высоких точностно-временных характеристик. 1 ил.