Устройство для связи процессоров Советский патент 1989 года по МПК G06F15/163 

4

00

J

00 СЛ

Изобретение относится к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах.

Цель изобретения - повышение производительности многопроцессорной системы за счет организации обмена между процессорами через заранее определенные ячейки общего поля памяти.

На чертеже приведена структурная схема устройства.

Устройство для связи процессоров содержит m блоков 1 памяти, коммутатор 2, п блоков 3 управления интерфейсными каналами, п блоков 4 межпроцессорного обмена с п каналами 5 ввода-вывода процессоров. Блок 4 межпроцессорного обмена содержит дешифратор 6 управляющих признаков, дешифратор 7 номера управляющего процессора, регистр 8 номера процессора регистр 9 номера управляющего процессора, триггер 10 Пуск, схему 11 сравнения.

Устройство для связи процессоров включает следующие шины для подачи сигналов; шины 12 и 13 - набора информационных и управляющих сигналов межмодульных сообщений} шину 14 набора информационных и управляющих сигналов обмена канала 5 ввода-вывода процессора, шину 15 сигнала срав- нения, шину 16 сигнала разрешения дешифрации межпроцессорного обраще-. ния; шину 17 сигналов запросов на прерывание по вызову на связь из других процессоров,4 шину 18 сигнала пуска процессора в работу; шину 19 сигнала сброса триггера шину 20 набора управляющих сигналов, передаваемых в процессор, установки процессора в исходное состояние и сигналов останова и пуска рабочих частот процессора, шину 21 сигналов (запросов на прерывание при выполнении заказанных данным процессором срочных и несрочных обменов, шину 22 - передачи информации о номере, который присвоен данному процессору, и номере ведущего процессора, из которого поступила команда Пуск.

Устройство работает следующим образом.

В многопроцессорной вычислительной системе одновременно может быть реализовано несколько (по числу про0

0

5

цессоров) вычислительных процессов, связанных с решением задач в виде последовательно-параллельного алгоритма. Процессор, организующий параллельный вычислительный процесс, или тот процессор, которому необходимо передать данные, обработанные им для дальнейших вычислений в другой процессор, готовит в специально отведенной для этой цели зоне общего поля памяти справочную информацию. Затем в этот процессор передается информационное слово, содержащее управляющие

5 признаки. Справочная информация определяет местоположение в общем поле памяти программы, которую необходимо выполнить, или данных, которые необходимо обработать в другом процессоре. Управляющие признаки, передаваемые в составе информационного слова в другой процессор, предназначены для инициации в нем вычислительного процессора.

Передача справочной информации и информации, содержащей управляющие признаки, осуществляется по шинам 12-14 связи процессоров с блоками памяти. В составе передаваемой по ши0 нам информации выделяются адресные И информационные слова.1

Адресное слово содержит: п разрядов собственно адресной информации, определяемых объемом общего поля памяти, из которых i старших разрядов обозначают программный номер ЗУЈ го разрядов - служебные признаки, в которых определяется тип обращения к памяти (запись, считывание и т.д.); k разрядов - код номера абонента (обратный адрес абонента); обратившегося в ЗУ, из которого р разрядов содержит номер обратившегося процессора, a Q разрядов - номер его блока межпроцессорного обмена.

Обратный адрес абонента используется в операциях типа Считывание для передачи считанной из ЗУ информации соответствующему абоненту. Разрядность информационного слова, передаваемого по интерфейсу, определяется принятым форматом информации процессора и разрядностью кода номера абонента.

Управляющие признаки содержат: i разрядов - код номера абонента приемника (процессора), в который передается информация межпроцессорного обмена j разрядов - код переда5

0

5

0

5

ваемогп сигнала 1 разрядов - код номера абонента передатчика, из которого передается информация межпроцессорного обмена.

Процесс передачи информации между процессором и блоками памяти осуществляется через коммутатор 2. Техническая реализация коммутатора осуще817856

ного обмена данного процессора, содержащегося в 0 разрядах обратного адреса передаваемого сообщения, формируя сигнал разрешения записи. Кроме того, по результату сравнения кода, передаваемого в р разрядах обратного адреса информационного слова, с кодом номера процессора, хранящим

Изобретение относится к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах. Целью изобретения является повышение производительности многопроцессорной системы за счет организации в ней обмена через заранее заданные ячейки общего поля памяти. Устройство содержит M блоков 1 памяти, коммутатор 2, N блоков 3 управления интерфейсными каналами, N блоков 4 межпроцессорного обмена и N каналов 5 ввода-вывода процессоров. Блок 4 межпроцессорного обмена содержит дешифратор 6 управляющих признаков, дешифратор 7 номера управляющего процессора, регистр 8 номера процессора, регистр 9 номера управляющего процессора, триггер 10 "Пуск", схему 11 сравнения. Все основные блоки устройства для связи процессоров соединены соответствующими шинами. 1 ил.

ствляется в зависимости от требований jg ся в блоке межпроцессорного обмена,

к быстродействию многопроцессорной системы и может быть магистрального, матричного или магистрально-матрич- ного типа. В данном случае используется коммутатор матричного типа, обеспечивающий связь всех несовпадающих между собой обращений абонентов и обслуживающий совпадающие запросы по принципу приоритета.

Для реализации межпроцессорного обмена необходимы следующие режимы работы: режим записи информации в запоминающее устройство Запись в ЗУ, режим считывания информации Считывание режим передачи (записи- чтения) .

Блок 3 технически реализуется как широко известная в вычислительной технике схема цифрового логического автомата, микропрограмма которого1 строится в соответствии с требуемой временной диаграммой взаимодействия, обеспечивая передачу адресного и информационного слова в соответствии с заданным режимом.

Для выполнения режима Запись в ЗУ процессор по шине 14 выдает код операции (в данном случае код режима работы на запись), адресное слово и информационное слово. После дешифрации в блоке 3 принятого кода операции блок управления интерфейсными каналами формирует сигнал Запрос, по которому коммутатор 2 осуществляет, в соответствии с заданным кодом запроса, соединение соответствующих шин 13 и 12 и обеспечивает их связь до момента окончания обращения и записи в соответствующий блок 1 памяти информационного слова.

Выполнение режима Считывание ЗУ осуществляется в той же последовательности, что .и в режиме Запись в ЗУ, с той лишь разницей, что процессор по шине 14 выдает код режима

15

20

блок управления интерфейсными каналами (БУШ) осуществляет контроль н пренадлежность поступившей информации данному процессору, формируя в случае несовпадения кодов сигнал ошибки.

Для выполнения режима Передача процессор формирует адресное и информационное слова и вырабатывает сигнал Обращение в БУИН. Адресное слово в служебных признаках содержи признак Запись-чтение, а в разрядах k (обратный адрес) указан номер процессора и его устройства (блока 25 межпроцессорного обмена), в который требуется передать информацию.

Информационное слово, передаваемое в режиме передачи, содержит управляющие, признаки и служебную ин- 3Q формацию, которая для каждой конкре ной системы кодируется соответствую щим образом с учетом особенностей системы.

Блок 3 обеспечивает передачу адресного и информационного слова через интерфейс аналогично режиму зап си.

В режиме Передача информационное слово, поступившее в ЗУ, записывается по указанному в адресном слове адресу (как в режиме Запись после чего оно передается абоненту, номер которого указан в адресном слове (как в режиме Считывание),

Справочная информация и информа- ция с управляющими признаками, передаваемыми в другой процессор, размещается в специально отведенной для этой цели зоне межпроцессорного обмена.

Работа блока межпроцессорного обмена 4 по дешифрации информационного сообщения, поступающего в процессор по интерфейсу, Процессор-память, разрешается при поступлении

40

45

50

работы на считывание, причем при пос- 5 сигнала Межпроцессорное сообщение туплении по шине 13 информационного (МО) по шине 16, вырабатываемого в слова блок 3 осуществляет дешифра- блоке 3 в случае, если в Q разрядах ц ию кода номером блока межпроцессор- обратного адреса передаваемого ин

15

20

блок управления интерфейсными каналами (БУШ) осуществляет контроль на пренадлежность поступившей информации данному процессору, формируя в случае несовпадения кодов сигнал ошибки.

Для выполнения режима Передача процессор формирует адресное и информационное слова и вырабатывает сигнал Обращение в БУИН. Адресное слово в служебных признаках содержит признак Запись-чтение, а в разрядах k (обратный адрес) указан номер процессора и его устройства (блока 25 межпроцессорного обмена), в который требуется передать информацию.

Информационное слово, передаваемое в режиме передачи, содержит управляющие, признаки и служебную ин- 3Q формацию, которая для каждой конкретной системы кодируется соответствующим образом с учетом особенностей системы.

Блок 3 обеспечивает передачу адресного и информационного слова через интерфейс аналогично режиму записи.

В режиме Передача информационное слово, поступившее в ЗУ, записывается по указанному в адресном слове адресу (как в режиме Запись), после чего оно передается абоненту, номер которого указан в адресном слове (как в режиме Считывание),

Справочная информация и информа- , ция с управляющими признаками, передаваемыми в другой процессор, размещается в специально отведенной для этой цели зоне межпроцессорного обмена.

Работа блока межпроцессорного обмена 4 по дешифрации информационного сообщения, поступающего в процессор по интерфейсу, Процессор-память, разрешается при поступлении

40

45

0

5 сигнала Межпроцессорное сообщение (МО) по шине 16, вырабатываемого в блоке 3 в случае, если в Q разрядах обратного адреса передаваемого информационного слова указан код устройства межпроцессорного обмена.

Информация межпроцессорного обмена, поступающего по интерфейсу,распределяется по блоку 4 межпроцессорного обмена следующим образом: j разрядов, содержащих код сигнала, поступают на дешифратор 6 управляющих признаков; i разрядов, содержащих код абонента приемника, поступают на информационные входы регистра 8 номера процессора1 и схему 11 сравнения; I разрядов, содержащих код абонента передатчика, поступают на информационные входы регистра 9 номера управляющего процессора и дешифратора 7 номера управляющего процессора .

Дешифратор 6 формирует следующие группы сигналов: группу 1 сигналов, выдаваемых по шине 20 в схему управления процессором группу 2 сигналов, выдаваемых по шине 21 в устройство прерывания программ процессора, группу 3 управляющих сигналов, определяющих характер распараллеливаемого вычислительного процесса к этой группе относятся сигналы Пуск, Выход на связь, Принять информацию.

Сигнал Пуск, поступающий с второго выхода дешифратора 6 управляющих признаков, устанавливает в единичное состояние соответствующий триггер 10 Пуск, сигнал с которого по шине 18 поступает в устройство управления процессора в цепь запуска программы.

Начало и конец выполняемой программы задается в зоне межпроцессорного обмена. Кроме того, сигнал Пуск поступает на управляющий вход регистра 9 номера управляющего процессора, из которого пришло межпроцессорное сообщение.

Выход регистра 9 подключен к каналу ввода-вывода процессора. Содержимое регистра 9 используется для формирования ответа процессора передатчику после выполнения заданной программы. Триггер 10 Пуск устанавливается в исходное состояние по сигналу из устройства управления процессора в конце выполнения заданной программы.

Сигнал Выход на связь поступает на управляющий вход дешифратора 7 номера управляющего процессора, осуществляющего расшифровку кода номера процессора передатчика, из которого прж шо межпроцессорное сообщение.

Сигналы с дешифратора 7 поступают по шине 1 7 в устройство прерывания программ, имеющее для приема этих сигналов соответствующее число входов.При прерывании работы процессора по этим

сигналам включается программа, обеспечивающая считывание справочной информации о размещении в общем поле памяти данных, подлежащих обработке, из соответствующей данному прерыванию зоны межпроцессорного обмена.

Сигнал Принять информацию поступает на управляющий вход регистра 8 номера процессора и предназначен для записи в него кода номера про0 цессора. Присваивание номеров осуществляется при наборе конфигурации системы. Кроме того, сигнал Принять информацию поступает в схему 11 сравнения, и если он поступает низ5 ким уровнем, то вне зависимости от результата сравнения на выходе схемы сравнения формируется сигнал, соответствующий положительному результату сравнения обратного адреса.

0 Формула изобретения

Устройство для связи процессоров, содержащее tn блоков памяти, коммутатор, i-й (i - 1, m) информационный вход-выход которого подключен к входу-выходу 1-го (,та) блока памяти, отличающееся тем, что, с целью повышения производительности многопроцессорной системы за счет

Q организации в ней обмена через заранее заданные ячейки общего поля памяти, в него введены п блоков управления интерфейсными каналами, п блоков межпроцессорного обмена, который

, содержит дешифратор управляющих признаков, дешифратор номера управляющего процессора, регистр номера процессора, регистр номера управляющего процессора, триггер Пуск, схему сравнения,, первый вход-выход j-ro

блока управления интерфейсными каналами (j 1 ,п) подключен к j-му информационному входу-выходу коммутатора и к входу j-ro блока межпроцессорного обмена,второй вход-выход j-ro бло- ка управления интерфейсными каналами нодключен к j-му каналу ввода-вывода процессора, вход и выход j-ro блока управления интерфейсными каналами

5

соединены соответственно с первым входом и первым выходом j-ro блока межпроцессорного обмена, которые соответственно являются входом дешифратора управляющих признаков и выходом схемы сравнения блока межпроцессорного обмена, причем входы дешифратора управляющих признаков соединены соответственно с входом регистра номера управляющего процессора, входом дешифратора номера управляющего процессора, входом регистра номера процессора, первым входом схемы сравнения и соединены с входом j-ro блока межпроцессорного обмена, выход регистра номера процессора соединен с вторым входом схемы сравнения, выход регистра номера управляющего процессора является четвертым выходом j-ro блока межпроцессорного обмена и соединен с j-м каналом ввод-вывода процессора, первый выход дешифратора управляющих признако

соединен с первым входом регистра номера процессора и первым входом схемы сравнения, второй выход дешифратора управляющих признаков соединен соответственно с первым входом регистра номера управляющего процессора и с входом установки в 1 триггера Пуск, вход сброса которого

0 является вторым входом j-го блока межпроцессорного обмена, выход триггера Пуск11 является вторым выходом блока межпроцессорного обмена, четвертый и пятый выходы дешифратора уп5 равляющих признаков является первым и вторым выходами j-ro блока межпроцессорного обмена, третий выход дешифратора управляющих признаков соединен с первым входом дешифратора мера управляющего процессора,выход которого является третьим выходом j-ro блока межпроцессорного обмена и соединен с j-м каналом ввода-вывода процессора.