Цифровой синтезатор частот Советский патент 1989 года по МПК H03L7/18 

4: СО 4 ГО

СП

31

Изобретение относится к радиотехнике и может использоваться для генерации сетки частот в радиоприемных и радиопередающих устройствах.

Цель изобретения - повышение равномерности шага сетки синтезируемых частот.

На чертеже представлен цифровой синтезатор частот.

Цифровой синтезатор частот содержит управляемый генератор 1, смеситель 2, умножитель 3 частоты, второй 4 и первый 5 делители частоты с переменным коэффициентом деления (ДПКД), импульсно-фазовый детектор (ИФД) 6, фильтр 7 нижних частот (ФНЧ) 7, D-триггер 8, мультиплексор 9 и первый 10 и второй 11 датчики кодов.

Цифровой синтезатор частот работает следующим образом.

Сигнал с выхода первого ДПКД 5 поступает на вход установки в О D-триггера 8 и устанавливает его в нулевое состояние. Сигнал с прямого и инверсного выходов D-триггера 8 устанавливает мультиплексор 9 в положение, при котором на управляющий вход второго ДПКД 4 поступает цифро- вой код k с выхода первого датчика кодов 10. Через время, равное Тпч-k

а

на вход первого ДПКД 5 и

154

код на выходе первого датчика 10 кодовi п - цифровой код на выходе второго датчика 11 кодов N - цифровой код установки первого ДПКД 5). Тогда период выходного сигнала первого ДПКД 5

Дпкд- f

АПКД

Г7Ч

«,;( f 01

получают

k-n

f АПКА(« + ----) + f

Oi

где f щ, - выходная частота управляемого генератора 1, f-01 частота смещения.

Так как в установившемся режиме кольца фазовой автоподстройки частоты, образованном управляемым генератором 1, смесителем 2, умножителем 3 частоты, ДПКД 4 и 5, ИФД 6 и ФНЧ 7, f Апкд f 02 (I fle f 02 опорная частота цифрового синтезатора частот), то

f б.,к fot(N - -) f.

Изобретение относится к радиотехнике. Цель изобретения - повышение равномерности шага сетки синтезируемых частот. Синтезатор содержит управляемый г-р 1, смеситель 2, умножитель 3 частоты, делители 4 и 5 частоты с переменным коэф. деления, импульсно-фазовый детектор 6 и фильтр 7 нижних частот, образующие кольцо фазовой автоподстройки частоты, а также D - триггер 8, мультиплексор 9 и датчики 10 и 11 кодов. Установка цифровых кодов делителя 4 и датчиков 10 и 11 обеспечивает в синтезаторе равномерную сетку частот при относительно большом количестве синтезируемых частот. Шаг сетки частот можно сделать небольшим с сохранением большой скорости перестройки синтезируемых частот. В выходном сигнале отсутствуют побочные составляющие, связанные с добротностью коэф. деления, т.к. последовательность выходных импульсов делителя 5 строго равномерна. Цель достигается введением делителя 4, D - триггера 8, мультиплексора 9 и датчиков 10 и 11. 1 ил.

дом

Таким образом в течение

тактовый вход D-триггера 8 с выхода второго ДПКД 4 поступает импульс, который переводит D-триггер 8 в единичное состояние, а сигнал с прямого и инверсного выходов D-триггера 8 переключает мультиплексор 9 в поло- жение, при котором на управляющий вход второго ДПКД 4 поступает цифровой код а с выхода второго 11 датчика кодов, В этом случае на вход первого ДПК 5 и тактовый вход D-триг- 1 ера 8 с выхода второго ДПКД поступает периодический сигнал с перио- Т пч1П п

одного периода выходной частоты пер- вого ДПКД 5 на его вход поступает N периодов входной частоты, один из

Т пм k / ч (N-1)

п

(где Т - период повторения сигнала на выходе смесителя 2; k - цифровой

которых значение

риодов имеют значение

Последовательность выходных импульсов первого ДПКД 5 строго равномерна, следовательно, побочные составляющие, связанные с дробностью коэффициента деления в выходном сигнале цифрового синтезатора частот отсутствуют .

Шаг сетки выходных частот равен

f

07

(-)

При необходимости получения выходной частоты, кратной опорной частоте f gjt код установки первого датчика 10 кодов k принимают равным п. При этом выходная частота цифрового синтезатора частот f oi

Если необходимо получить выходную частоту, не кратную опорной частоте, код k принимает значение, не кратные значениям кода п. При этом при k : п шаг сетки цифрового синтезатора частот принимает отрицатель - ные значения, а при положительные, при k О выходная частота

fBi,(N-l) + f

01

Количество синтезируемых частот при фиксированном значении N и значении О k f; п равно (п+1).

Поскольку на вход умножителя частоты 3 поступает частота равная

f пч вкх умножитель частоты 3 может работать при достаточно больших п, ограниченных только быстродействием второго ДПКД А и диапазоном перестройки выходных частот цифрового- синтезатора частот.

Таким образом, цифровой синтезатор частот обеспечивает равномерную сетку частот, при относительно большом количестве синтезируемых частот. Шаг сетки цифрового синтезатора частот можно сделать небольшим с сохранением большой скорости перестройки синтезируемых частот.

Кроме того, в выходном сигнале цифрового синтезатора частот отсутствуют побочные составляющие, связанные с добротностью коэффициента деления, поскольку последовательность выходных импульсов первого ДПКД 5 строго ранномерна.

Формула изобретения

Цифровой синтезатор частот, содержащий последовательно соединенные первый делитель частоты с переменным коэффициентом деления, импульсно-фа-

942156

зовьш детектор, фильтр нижних частот, управляемый генератор и смеситель, а также умножитель частоты, отличающийся тем, ч-v:), с цспыо повышения равномерности шага сетки синтезируемых частот, введены мультиплексор, второй делитель частоты с переменным коэффи1Д1ентом деления, D-триггер, а также первый и второй датчики кодов, причем прямой и инверсный выходы D-триггера подключены соответственно к первому и второму управляюш 1М входам мультиплексора, первый и второй датчики кода подключены соответственно к первому и второму сигнальным входам мультиплексо- ра, выход которого соединен с управляющим входом второго делителя частоты с переменным коэффициентом деле10

15

20

ния, выход смесителя подключен к входу умножителя часто ы, выход которого соединен с входом второго делителя частоты с переменным коэффициентом деления, вход установки в О D-триггера соединен с выходом первого делителя частоты с переменным коэффициентом деления, выход второго делителя частоты с переменным коэффициентом деления соединен с входом первого делителя частоты с переменным коэффициентом деления и тактовым входом D-триггера, D-вход которого является входом сигнала логической единицы, другой вход смесителя явля-; ется входом сигнала частоты смещения.