Синтезатор частот Советский патент 1990 года по МПК H03L7/18 

матора 25 кодов и регистра 26 памяти. Для достижения поставленной цели введены дополнительные регистры 27 и 28 памяти, сумматоры 29 и 32, а также блоки 30 и 31 памятио За счет коррекции коэффициента передачи К кольца частотной автоподстройки, содержащего генератор 1, ДПКД 3, ЦЧФД 13 и ДАЛ 15,

в каждом такте работы синтезатора результирующее значение К становится близким к единице, независимо от п раметров кольца„частотной автоподстройки, при этом уменьшается время приведения выходной частоты, что приводит к повышению быстродействия. 1 ил.

Изобретение относится к радиотехнике и может быть использовано в приемнопередающей аппаратуре и контрольно измерительных устройствах и является дополнительным к изобретению по авт. св. N 1363457. Цель изобретения - повышение быстродействия. Синтезатор частот содержит управляемый генератор 1, смеситель 2, делитель 3 частоты с переменным коэф. деления, коммутатор 4, импульсно-фазовый детектор 5, ФНЧ 6, генератор 7 опорной частоты, умножитель 8 частоты, ДФКД 9, инвертор 10, формирователь 11 одиночного импульса, регистр 12 сдвига, цифровой частотно-фазовый детектор (ЦЧФД) 13, цифровой интегратор 14, ЦАП 15, анализатор 16 кода, элементы И 17, 18 и 19, JK-триггер 20, счетчик 21 и D-триггер 22. ЦЧФД 13 содержит регистр 23 кода частоты и счетчик 23, а цифровой интегратор 14 состоит из сумматора 25 кодов и регистра 26 памяти. Для достижения поставленной цели введены дополнительные регистры 27 и 28 памяти, сумматоры 29 и 32, а также блоки 30 и 31 памяти. За счет коррекции коэффициента передачи K кольца частотной автоподстройки, содержащего генератор 1, ДПКД 3, ЦЧФД 13 и ЦАП 15, в каждом такте работы синтезатора результирующее значение K становится близким к 1, независимо от параметров кольца частотной автоподстройки, при этом уменьшается время приведения выходной частоты, что приводит к повышению быстродействия. 1 ил.

Изобретение относится к радиотех- 15

нике.

может быть использовано в

приемопередающей аппаратуре и контрольно-измерительных устройствах и является усовершенствованием синтезатора частот по авт.св. № 1363457.

Целью изобретения является повышение быстродействия.

На чертеже приведена структурная электрическая схема синтезатора частот.

Синтезатор частот содержит управляемый генератор 1, смеситель 2, делитель 3 частоты с переменным коэффициентом деления (ДПКД), коммутатор 4, импульсно-фазовый детектор (ИФД) 5 фильтр 6 нижних частот, генератор 7 опорной частоты, умножитель 8 частоты, делитель 9 с фиксированным коэффициентом деления (ДФКД), инвертор 10 формирователь 11 одиночного импульса, регистр 12 сдвига, цифровой частотно-фазовый детектор (ЦЧФД) 13, цифровой интегратор 14, цифроаналоговый преобразователь (ЦАП) 15, анализатор 16 кода, первый 17, второй 18, третий 19 элементы И, IK-триггер 20, счетчик 21 и D-триггер 22. ЦЧФД 13 содержит регистр 23 кода частоты и счетчик 24, а цифровой интегратор 14 состоит из сумматора 25 кодов и регистра 26 памяти. Синтезатор частот также содержит первый 27 и второй 28 дополнительные регистры памяти, второй сумматор 29, первый 30 и второй 31 блоки постоянной памяти (БПП) 30 и 31 и

первый сумматор 32.

Синтезатор частот работает следующим образом.

В определенный момент времени на выходе управляемого генератора 1 име- ется некоторая частота, которая | преобразуется в смесителе 2 и поступает на вход ДПКД 3. Эти элементы совместно с коммутатором 4,ИФД 5 и фильтром 6 образуют кольцо фазовой автоподстройки частоты. С выхода ДПКД 3 сигнал через формирователь 11 поступает на вход регистра 12 сдвига, тсо- торый является синхронизатором для цепи автопоиска, состоящей из ЦЧФД 13 цифрового интегратора 14 и ЦАП 15. На выходах регистра 12 сдвига получаются импульсные последовательности, которые определяют время установки кода с выхода регистра 23 в счетчике 24, а также начала и конца счета импульсов счетчиком 24, записи информации в регистр 26 с выхода цифрового интегратора 14 и переключают D- триггер 22. Значения кода О.эт,посту- пающего на установочные входы счетчика 24, определяются из соотношения

0-Эм

Тер /Т оп ,

где Т - период частоты сравнения на

входе ЦЧФД 13; Ton период тактовой частоты

Fon на входе ЦЧФД 13 (Свход счетчика 24). С момента времени t до t 2 производится установка кода счетчика 24, с момента времени t a - счет импульсов с генератора 7 опорной частоты до момента времени t3 - остановка счетчика 24. Если в момент остановки счета, на выходе счетчика 24 значения кода не равно нулю, то на вход первого элемента И 17 поступает разрешающий уровень, при наличии которого коммутатор 4, выполненный, например, в виде мультиплексора, соединяет вход ИФД 5 с выходом инвертора 10. Значение кода на выходе счетчика 24 суммируется в сумматоре 25 цифрового интегратора 14 со значением кода на выходе регистра 26, и в момент времени t4 по сигналу с выхода первого элемента И 17 полученная сумма записывается в регистр 26.

Вновь полученное значение кода с выхода цифрового интегратора 14 поступает на первый вход первого сумматора 32 и изменяет напряжение на выходе ЦАП 15, в результате чего изменяется частота на выходе управляемого генератора 1.

Характеристика изменения частоты построена так, -что код сигнала ошибки на выходе ЦЧФД 13 при этом приближается к нулевому значению. При этом на второй вход ИФД 5 поступает частота с выхода ДФКД 9, но сдвинутая инвертором 10 на 180°. Тем самым обеспечивается постоянное напряжение на выходе фильтра 6. Процесс изменения частоты управляемого генератора 1 продолжается до тех пор, пока на выходе счетчика 24 не установится нулевой код, тогда на инверсном выходе D-триггера 22 появляется сигнал, который запрещает прохождение импульса записи через первый элемент И 17, и коммутатор 4 соединяет первый вход ИФД 5 с выходом ДПКД 3. При этом на выходе ЦАП 15 устанавливается постоянный код, кольцо фазовой автоподстройки включается и в синтезаторе частот устанавливается режим фазовой синхронизации. Если синтезатор частот вышел из режима фазово синхронизации, то вновь код на выходе ЦЧФД 13 отличен от нуля, и на вход второго элемента И 18 через анализатор 16 поступает сигнал логической единицы. Если в этот момент на второй вход второго элемента И 18 поступает уровень логического нуля, то D-триг- гер 22 по сигналу с регистра 12 переключается в единичное состояние. В таком же состоянии находится и IK- триггер 20, и при этом заканчивается сигнал установки в нуль счетчика 21 и на выходе третьего элемента И 19 устанавливается разрешающий уровень. Счетчик 21 начинает счет импульсов генератора 7 опорной частоты, пока на его выходе не появится сигнал логической- единицы, от которого обнуляется 1&-триггер 20. При этом D-триг- гер 22 по сигналу с регистра 12 сдвига устанавливается в нулевое состояние и на установочном входе счетчика 21 появляется сигнал установки нуля.

После того, как с инверсного выхода D-триггера 22 на второй вход первого элемента И 17 поступает разрешающий потенциал, включается цепь автопоиска, а коммутатор 4 соединяет вход

0

5

0

5

0

5

0

5

0

5

ИФД 5 с выходом инвертора 10. Если на выходе ЦЧФД 13 значение кода соответствует нулевому, то на выходе второго элемента И 18 имеется уровень логической единицы. При помощи сигнала, поступающего с выхода регистра 12, переключается D-триггер 22, который дает запрет для первого элемента И 17, и коммутатор 4 подключает ИФД 5 к выходу ДПКД 3. В этот момент времени начинается переходный процесс установления фазы колебаний управляемого генератора 1. Далее переключается IK- триггер 20, который блокирует второй элемент И 18 и разрешает счет импульсов счетчиком 21. Блокировка держится до тех пор, пока на выходе счетчика 21 не появится логическая единица, которая устанавливает IK-трнггер 20 в нулевое состояние. Таким образом, если даже на выходе ЦЧФД 13 значение кода отлично от нуля, что возможно при переходном процессе, второй элемент И 18 не изменяет своего состояния, а значит цепь автопоиска не включается повторно. Тем самым обеспечивается устойчивость работы синтезатора частот в режиме переходного процесса, вследствие чего уменьшается время вхождения в синхронизм. Время блокировки определяется из расчета времени переходного процесса установления фазы. i

В состав цепи частотной автоподстройки (ЧАП) входят генератор 1 с коэффициентом передачи S, ДПКД З с коэффициентом передачи 1/N г, ЦЧФД 13 с коэффициентом передачи М, ЦДЛ 15 с коэффициентом передачи КцЛП.

Выражение для коэффициента передачи разомкнутого кольца ЧАП имеет вид

f

КЦАП S .Кцлл.

В диапазоне перестройки управляемого генератора 1 величины S и N i могут меняться в несколько раз,-что приводит к изменению .времени приведения частоты системой ЧАП. Величина коэффициента передачи цифроанадогово- го преобразователя К т постоянна во всем диапазоне выходных напряжений ЦАП (выходное напряжение линейно зависит от величины входного кода).

Схема ЧАП работает следующим образом.

Генератор 1, ДПКД 3, ЦЧФД 13 и ЦАП 15 образуют кольцо с суммарным

стра 28, значение QCN - на выходе цифрового интегратора 14.

Числитель - Q3r фбрмируется

коэффициентом передачи (знак - показывает отрицательную обратную связь). В ЦЧФД 13 вычисленное значение кода QtN 1 -КЧЛП сравнивает- на выходе второго сумматора 29, вьы п типпстоФ- ХОд которого совместно с выходом второго дополнительного регистра 28 (QtN-2) формирует адрес числа, записанного в первом БПП 30, величина

ся с эталонным кодом Q эт, и вычисляет ся сигнал ошибки, который поступает на цифровой интегратор 14.

Значение кода на выходе интеграто- ю которого равна Ккор.В то же время

выход первого БПП 30 совместно с выходом цифрового интегратора 14 () формирует адрес числа, записанного во втором БПП 31, величина которого равна 15 . Полученное в N-такте произведение Q к0р поступает на другой вход первого сумматора 32 и, складываясь со значением , образует на выходе первого сумматора 32 сумму, которая поступает на вход ЦАП 15:

ра 14 после- включения системы автоподстройки частоты равно т.е. QtO Q . В следующие тактовые моменты времени равно

i ..- - -

(-KVAn)+Q3T-bQ3T i QJT - КЧАП);

QC2J ,

Q3T + QDM1 - кш)

Q9T(1 - )

QtH3-Qjt+QSTC -iW+Q,r (1 к)4

(1 - кчдп)г +

В то же время .каждое последующее зна- ,чение связано с предыдущим соотношением

Q3T+ (1 - Kwn).

Отсюда находим

К

VAO

QCN - 2

Таким образом, значейие К в момент времени (t.|) можно вычислять по значениям кода на выходе интегратора 14 в предыдущие (N-1)-u и (Н-2)-й моменты времени и значению кода эталона. Время регулирования минимальное, когда К 1. В этом случае регулирование осуществляется за один шаг. Следовательно, можно вычислить значение корректирующего кода для tприведения значения К к единице и обеспечения минимального времени установления частоты.

v -I- -i-Qar-qiN-n .

ufln-1 Q

- QCH-13 ,

QCN-2

при этом значение формируется на выходе первого дополнительного регистра 27, значение QtN-2 - на выходе второго дополнительного регистра 28, значение QCN - на выходе цифрового интегратора 14.

Числитель - Q3r фбрмируется

на выходе второго сумматора 29, вькоторого равна Ккор.В то же время

выход первого БПП 30 совместно с выходом цифрового интегратора 14 () формирует адрес числа, записанного во втором БПП 31, величина которого равна . Полученное в N-такте произведение Q к0р поступает на другой вход первого сумматора 32 и, складываясь со значением , образует на выходе первого сумматора 32 сумму, которая поступает на вход ЦАП 15:

5

0

5

+ Q N -KKOp .(1 +KKOp).

Таким образом, за счет коррекции коэффициента передачи К в каждом такте работы синтезатора результирующее значение К становится близким к единице независимо от изменения,параметров системы ЧАЛ в диапазоне выходных частот, при этом уменьшается время приведения частоты, что приводит к повышению быстродействия.

Формула изобретения

Синтезатор частот по авт.св. № 1363457, отличающийся тем, что, с целью повышения быстродействия, выход цифрового интегратора подключен к входу цифроаналогового преобразователя через введенный первый сумматор, а между выходом цифрового интегратора и другим входом первого сумматора введены последователь- 5 но соединенные первый дополнительный регистр памяти, второй дополнительный регистр памяти, первый блок постоянной памяти и второй блок постоянной памяти, а дополнительный выход цифрового частотно-фазового детектора соединен с входом младших разрядов первого блока постоянной памяти через введенный второй сумматор, при этом другой вход второго сумматора соединен с выходом первого дополнительного регистра памяти, вход старших разрядов второго блока постоянной памяти соединен с входом первого дополнитель0

0

5

9158410510

ного регистра памяти, выход первого дами первого и второго дополнитель- элемента И соединен с тактовыми вхо- ных регистров памяти.