Устройство для передачи информации Советский патент 1989 года по МПК G08C19/28 G06F13/00 

со ;р

Изобретение относится к устройствам, применяемым в области систем передачи данных, например в локальных вычислительных сетях.

Цель изобретения - повышение ин- формативности устройства.

На чертеже представлена блок-схема устройства для передачи информации.

Устройство для передачи информации содержит приемник 1, переключатель 2 канала, передатчик 3, первый элемент И 4, первый триггер 5, распределитель 6 импульсов, преобразова тель 7 параллельного кода в последовательный, второй элемент И 8, накопитель 9 информации, второй триггер 10, третий триггер 11, третий элемент И 12, элемент 13 задержки, счет чик 14 числа столкновения, дешифратор 15 столкновений, блок 16 задержек, источник 17 информации, селектор 18 адреса источника, четвертый элемент И 19, стековую память 20,

блок 21 сравнения, пятый 22 и шестой 23 элементы И, блок 24 управлени в режиме повышенной нагрузки канала.

Устройство работает в четырех режимах:

а)режим нормальной работы,

б)- режим блокирования столкновений,

в)режим изъятия переданного кадра из сети,

г)режим повьшенной нагрузки в сети.

В режиме нормальной работы устройство работает только в том случае, если уровень загрузки моноканала не превышает критического значения и стековая память неполная. .

Распределитель. 6 импульсов по первому выходу вьдает управляю1ще сигналы, разрешающие запись в парал- лельном коде информации в преобразователь 7 параллельного кода в последовательный (регистр сдвига). Запись производится по управляющему сигналу

с второго выхода преобразователя 7.

В преобразователь 7 информация записывается из источника 17 информации в упакованном виде (в кадре) стандартного формата в соответствии с протоколами управления каналами передачи данных. Одновременно управляющим сигналом с первого вьпсода распределителя 6 импульсов первьй триггер 5 готовности устанавливается в состояние

0

5 0 5

0

5

0

0

с высоким уровнем сигнала логической единицы, что означает, что запись информации в преобразователь 7 уже произведена .

Передача начинается в том случае, если триггеры 5 и 11 находятся в состоянии логической единицы, а распределитель 6 импульсов формирует на евоем третьем выходе токсирующий сигнал Начало, передачи информации черкез первый элемент И 4 на передатчик 3.

Передача осуществляется в последовательном коде (разряд за разрядом). Если на какой-либо позиции двоичного кода кадра происходит столкновение с другим кадром, передаваемым ;. другим узлом (передатчиком), то устройство автоматически с помощью второго элемента И 8 и триггера 10, фик- ,сирующих передачу чужого кадра, устанавливает триггер 11 в уровень логи ческого нуля, тем самь1м запрещая передачу кадра.

Таким образом, в режиме нормальной работы устройство работает аналогично известному.

В режиме блокирования столкновений перед каждой передачей устройство - прослушивает моноканал с помощью второго элемента ИВ, которьй анализирует все столкновения. При появлении хотя бы одного сигнала с высоким уровнем логической единицы на входе, а следовательно, и на выходе приемника 1, свидетельствующего о ведущейся передаче информации в виде последовательности кадров соседним или другим узлом сети, этот сигнал поступает на вход второго элемента И 8. На другой вход элемента И 8 от первого триггера 5 поступает сигнал логической единицы, свидетельствующий о готовности преобразователя 7 к передачи coco ответ ствзпощег о кадра дискретной информации в моноканал. На третий вход элемента И 8 поступает сигнал логической единицы от распределителя 6 импульсов, разрешающий передачу информации. При совпадении этих событий происходит столкновение в моноканале двух кадров информации и второй элемент И 8 переключается в положение логической единицы, устанавливая второй триггер 10 в положение ноль. Второй триггер 10 своим выходным сигналом блокировки воздействует на управляюшдй вход перекпючате5150

ля 2 и разъединяет моноканал, препятствуя дальнейшему распространению передаваемых другим узлом сигналов.

Одновременно первым сигналом чу- жго флага кадра передатчика запускается накопитель 9 информации, который запоминает копию переданного другим узлом кадра сообщения и пере ключает третий триггер 11 в состоя- вне ноль, блокирующего своим выходом с помощью первого элемента И 4 передачу дискретной информации через передатчик 3. Совокупность сигналов, переданных другой станцией ло- кальной вычислительной сети, записывается в накопитель 9 (регистр сдвига), размер которого соответст вует -размеру переданного полного кадра сообщения (в соответствии с выб- ранным протоколом). Когда сообщение полностью принято выходной сигнал завершающего флага переданного кадра информации в накопитель 9 осуществляет сброс триггера 10 в исходное состояние, т.е. снова соединяет моноканал. Одновременно выходной сигнал последнего разряда накопителя 9 информации формирует сигнал разрешения передачи, который попадает в счетчик 14 числа столкновений. В соответствии с содержанием счетчика 14 дешифратор 15 выбирает в блоке 16 задержек ту или иную задержку, длительность которой выбирается из анализа повторных попыток передачи в моноканал. Блок 16 задержек обычно выполнен на D-триггерах. Поэтому сигнал разрешения начала передачи от накопителя 9 информации приходит с соот- ветствующей задержкой и сбрасывает триггер 11 в исходное состояние, разрешая передачу информации из преобразователя 7.

Таким образом, устройство блокиру- ет передатчик только на время столкновения плюс врепя задержки, зависи-: мое от числа столкновений.

В режиме изъятия переданного кадра из сети после формирования тактирую- щего сигнала начала передачи на первом выходе распределителя 6 импульсов, соединенного с одним из входов третьего элемента И 12, последний формирует сигнал логической единицы в том случае, если триггеры 5 и 10 находятся в состоянии логической единицы, т.е. кадр находится в преобразователе 7 и отсутствует столкновение

в сети (это полностью соответствует режиму нормальной работы передатчика Выходной сигнал третьего элемента И 12 запускает элемент 13 задержки, время задержки равно времени возвращения по кольцу сети переданного передатчиком 3 в приемник 1 устройства.

Таким образом, в момент, когда переданный кадр, обойдя все кольцо локальной вычислительной сети, возвратится в приемник 1, выходной сигнал элемента 13 задержки разъединит кана с помощью переключателя 2 канала и кадр ис;чезнет. Если возникает столкновение (режим блокировки столкновений сигналов) или преобразователь 7 не готов к передаче, то третий элемент И 12 фop fflpoвaть сигнал разъединения канала не будет.

Режим повышенной нагрузки в сети.

Блок управления работой сети в режиме повьш1енной нагрузки работает параллельно с остальной частью устройства, что позволяет устройству работать во многих режимах.

При каждом обращении в сеть станций их адреса (адреса источников) записываются в стековую память 20 - каждой станции в сети, предварительно проверяя - был ли этот адрес за- писан ранее, если не был, .то он записывается в стековую память 20, если он записан, то проверяется запол- няемость (объем) стековой памяти 20. Объем стековой памяти 20 выбирается для каждой конкретной сети свой, исходя из ее критической нагрузочной способности. Если объем стековой памяти 20 не достиг заранее установленного значения, то происходит запись адресов источников в стековую память 20, при этом обязательно проверяется были ли эти адреса записаны в стековую память ранее.

Как только стековая память 20 достигает своего объема блоком 21 сравнения производится проверка - соответствует ли нижний адрес стековой памяти 20 адресу данной станции.

Если адреса не соответствуют, то исключаются всякие попытки захватить сеть - сигнал с выхода блока 24 управления поступает на элементы И 22 и 23, необходимо дождаться поступления информации от стакщт, адрес которой равен нижнему адресу, записанному в стековой памяти 20, Если информация поступила от данной станции то проверяется, есть ли другой адрес источника, если - нет, то происходит циклический сдвиг содержимого стековой памяти 20, если - да, то в сте- ковута память 20 производится запись нового адреса источника, постзгаив- шего из приемника 1 через селектор 18 адреса источника и четвертый эле- мент И 19, на другой вход кот орого поступает управляюпщй сигнал с блока 24 управления в режиме повышенной наг руз ки. Блок 21 сравнения снова производит проверку на соответствие нижнего адреса стековой памяти 20 с адресом данной станции. Далее работа аналогична вышеизложенному.

Если информация не поступила от данной станции, то одновременно с

вьщержкой времени задержки f , которая выбирается блоком 24 зтравления из блока 16 задержек, производится проверка на наличие столкновения, в моноканале сети. Если по истечении О столкновение не произошло, то из стековой памяти 20 исключается номер станции, адрес которой бып записан на ней стековой памятью 20, т.е. прореса стековой памяти 20 с адресом данной станции. Если во время передачи столкновение произошло, то необходимо дождаться поступления нового адреса источника и произвести запись его в стековую память 20, далее блоком 21 сравнения снова производится проверка на соответствие нижнего адреса стековой памяти 20 с адресом данной станции и процесс работы повторяется.

Техническое преимущество изобретения заключается в наиболее полном использовании канала связи, т.е. исключаются потери информации.

Ф-ормула изобретения

Устройство для передачи информации, содержащее распределитель импульсов, первьй выход которого соединён с первым входом преобразователя параллельного кода в последовательный и с входом первого триггера, выход которого соединен с первыми входами соответственно первого, второго и третьего элементов И, второй выход распределителя импульсов соединен с

Изобретение относится к устройствам, применяемым в системах передачи данных, например в локальных вычислительных сетях. Цель изобретения - повышение информативности устройства. Устройство содержит приемник 1, переключатель канала 2, передатчик 3, первый элемент И 4, первый триггер 5, распределитель импульсов 6, преобразователь 7 параллельного кода в последовательный, второй элемент И 8, накопитель информации 9, второй триггер 10, третий триггер 11, третий элемент 12 И, элемент 13 задержки, счетчик 14 числа столкновений, дешифратор 15 столкновений, блок 16 задержек, источник 17 информации, селектор 18 адреса источника, четвертый элемент И 19, стековую память 20, блок 21 сравнения, пятый 22 и шестой 23 элементы И и блок 24 управления в режиме повышенной нагрузки канала. Устройство позволяет наиболее полно использовать канал связи. Оно работоспособно даже в том случае, когда уровень загрузки моноканала превышает критические значения, т.е. этим обеспечивается полная загрузка оборудования и программ независимо от ритма работы вычислительных центров. 1 ил.

исходит арифметический сдвиг содержи- 30 вторым входом преобразователя паралмого стековой памяти 20. После этого проверяется объем стековой памяти 20 - если объем равен ранее установленному значению, то блок 21 сравнения приступает к проверке на соответствие нижнего адреса стековой памяти 20, с адресом да-нной станции, далее, устройство работает аналогично выше- изложенной части алгоритма. Если столкновение, то необходимо дождаться по ступления нового адреса из приемника 1 и произвести запись его из сб- .лектора 18 адреса источника в стеке- вую память 20. Если объем стековой памяти 20, неполный, то необходимо записать недостающие адреса источников. В случае, когда нижний адрес стековой памяти 20 равен адресу дан ной станции, то поступает- разрешение начать передачу данной станции. Кро- ме того, необходимо при этом проверить наличие столкновения в моноканале локальной вычислительной сети, если столкновения не последовало, то производится передача информации дан ной станции, происходит циклический сдвиг содержимого стековой памяти 20. Блок 21 сравнения снова начинает проверку на соответствие нижнего ад

0 З 0 5

лельного кода в последовательный, третий вход которого соединен с источником информации, третий выход распределителя импульсов соединен с вторьми с входам соответственно первого, второго и третьего элементов И приемник, вход которого является входом устройства, выход приемника соединен с третьим входом второго элемента И и с первым входом переключателя каналов, выход которого соединен с первым входом передатчика, выход которого является выходом устройства, выход преобразователя параллельного кода в последовательньш соединен с тре- рьим входом первого элемента И, выход которого соединен с вторым входом передатчика, выход второго элемента И соединен с первыми входами соответственно .второго и третьего триггеров и с входом накопителя информации, выход которого соединен с вторым входом второго триггера и с входом счетчика, выход которого соединен с входом дешифратора, выход второго триггера соединен с вторым входом переключателя каналов и с третьим входом третьего элемента И, выход которого соединен с входом элемента задержки.

блок задержки, выход которого соединен с вторым входом третьего триггера, выход которого соединен с четвертым входом первого элемента И, о т - личающееся тем, что, с целью повьшения информативности устройства, в него введены четвертый, пятый и шестой элементы И, селектор адреса, блок сравнения, блок стековой памяти, блок управления в режиме по- вьппенной нагрузки канала, выход приемника соединен с входом селектора адреса и с первым входом блока управления в режиме повышенной нагрузки канала, к второму входу которого подключен выход блока сравнения, выход селектора адреса соединен с первым входом четвёртого элемента И, выход которого соединен с первым входом блока стековой памяти, выход блока задержки соединен с третьим входом блока управления в режиме повышенной нагрузки канала, к четвертому входу

которого подключен выход первого эле-25 соединен с вторым входом блока задержки.

Составитель Б.Струков Редактор В.Бугренкова Техред А.КравчукКорректор С.Шекмар

Заказ 5817/50

Тираж 518

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101

мента И, к второму входу четвертого элемента И подключен первый выход блока управления в режиме повьппенной нагрузки канала, второй выход которого соединен с вторым входом блока стековой памяти, первый выход которого соединен с пятым входом блока управления в режиме повьшенной нагрузки канала, третий вькод которого соединен с пятым входом первого элемента И, первым входом пятого элемента И и первым входом шестого элемента И, второй выход блока стековой памяти соединен с входом блока сравнения, четвертьй выход блока управления в режиме повышенной нагрузки канала соединен с первым входом блока задержки, выход элемента задержки соединен с вторым входом пятого элемента И, выход которого соединен с третьим входом переключателя каналов, выход дешифратора соединен с вторым входом шестого элемента И, выход которого

Подписное