Цифровой синтезатор частот Советский патент 1989 года по МПК G06F1/02 

Л

СП

vj

Изобретение относится к радиотехнике и может использоваться в 1и1фро- пых синтезаторах частот, основанных на вычислении выборок синусоиды.

Целью изобретения является расширение дисэпаяона синтезируемых частот „ На фиг о представлена структурная электрическая схема цифрового синте- :iaTopa частот; на фиг 2 - пример реализации структурной электрической схемы синтезатора при числе каналов, равном четырем; на фиг.З - формы сигналов на выходе накопителя кодов и тактовом входе прототипа; на фиго - формы сигналов в различных точках предлагаемого синтезатора с четырьмя каналамио

Цифровой синтезатор частот (фиг.1 содержит накопитель 1 кода, блок 2 памяти амплитуд, цифроаналоговьгй преобразователь (ЦАЦ) 3, фильтр 4 нижних частот, выходную тину 5 устройства, опорный генератор 6, блок 7 синхронизации, коммутатор 8, умножитель 9, сумматор 10, входную шину П кода установки частоты, входную шину 12 кода формирования фазоманипулиро- ванного сигнала и.М-1 блоков 13 фазового сдвига Блок 13 фазового сдвига содержит формирователь 14 весового коэффициента сдвига и сумматор-вычи- татель 15„

Принцип действия цифрового синтезатора частот (фиГоО основан на одновременном Формировании кодов N точек отсчета фазы синтезируемого колебания дискретно сдвинутых дру относительно друга на определенную величину с последующим выбором кодов данных точек отсчета фазы в определенной последовательности в фиксированные моменты времени для получения требуемой формы выходного синтезируемого колебания.

Синтезатор частот работает следующим образом.

На шине 11 кода установки частоты устанавливается кодированное значение синтезируемой частоты К (код установки частоты)о Это число поступает на вход умножителя 9 кодов, на выходе которого формируется код числа, равный К N, где N - число каналов устройства. При числе каналов N,равном 2 (п 1.,2,3о..) умножитель Q кода представляет собой регистр сдвига кода К на п разрядов в сторону увеличения кола,, Накопитель 1 кода с

тактовой частотой f, - „/TJ, где ff, - частота опорного геперпторп 6, осуще- гтнляет накопление кода К М, в результате чего на его выходп п каждый тактовый момент времени t, i т i/t (i П, 1,2, 3 - цеш.ш числа) формируется код числа, которсчг пропорционально фазе синтезируемого колебания. Код К установки частоты одновременно поступает на входы формирователей 14 весового коэффициента сдвига N-1 блоков 13 фазового сдвига„Формирователь 14 весового коэффициента

сдвига выполняет операцию умножения кода К установки частоты на постоянный коэффициент, равный номеру блока фазового сдвига, в результате чего на его выходе образуются коды чисел,

равные по каждому каналу соответственно К,2К,...,(N-1)К, которые в сум- маторах-вычитателях 15 добавляются к выходному коду фазы накопителя 1 кодов о Таким образом, на выходе блоков 13 фазового сдвига в тактовые моменты времени t формируются N-1 кодов чисел, пропорциональных фазе синтезируемого колебания, но смещенных относительно выходного кода накопителя 1 соответственно на К, 2К,„.„, ...,(-1)К. Выход накопителя 1 кодов и выходы N-1 блоков 13 фазового сдвига подключены к информационным входам коммутатора 8 из N в один. Коммутатор

8 с частотой синхронизации пропускает на выход N входных кодов таким образом, что за время Т. N Т (время одного такта работы накопителя l) на его выходе формируется последовательность кодов чисел, соответствующая фазовым точкам синтезируемого колебания: О, К, 2К,..., (N-l)K - в первый такт работы накопителя, NK, (N+OK, (N+2)K,..., (2N-1)K - во вто- рой такт; 2 Ж, (2N+l)K:,..., (3N-l)K- в третий такт и ТоДо, Тое. на выходе коммутатора 8 в каждый тактовый момент времени to i l o (i О, 1, 2,3с..) происходит изменение кода фа- зы выходного синтезируемого колебания на величину, равную коду частоты К, в то время как на выходе накопителя 1 кода информация меняется на величину Ж и только в моменты

времени t т ледо- вательно, тактовая частота работы накопителя 1 кода в синтезаторе (фиг.1) понижается в N раз по сравненито с так513

тппой qacTOTOii рлботы накопителя кодов в прототипе,

С выхода коммутатора 8 код числа, пропорциональный язе синтезируемого колебания, поступает на второй вход сумматора 10, выход которого чен к входу блока 2 памяти амплитуд о Блок 2 представляет собой фазосинус- ный преобразователь и осуществляет переход от отсчетов кода фазы к отсч там кода аг плитуды синтезируемого колебания, которые преобразуются в аналоговую величину, т„ео в. напряжение соответствующей амплитуды в цифроана логовом преобразователе 3 Ступенчатый сигнал с выхода ПАП 3 сглаживается фильтром 4 о

Сумматор 10 предназначен для формирования фазоманипулированных колеб НИИ при поступлении на его первый вход с шины 12 соответствующего кода сдвига фазы.

Количество весовых козффициентов сдвига, формируемых в блоке 13 фазового сдвига формирователем 14, может быть меньше чем N-1 в случае конкретно выбранного числа каналов синтезатора, так как необходимое значение кодов фазовых приращений в каждом канале может быть получено путем комбинаций (сложение или вычитание) из числа минимально сформированных коэффициентов сдвига, что существенно упрощает схемотехническую реализацию блоков 13 фазового сдвигао

В четырехканальном () синтезаторе (фиго2) блок 7 синхронизации представляет собой делитель-частоты на четыре, выполненный на обычном двухразрядном двоичном счетчике,Операция умножения кода К на четыре и на два осуществляется сдвигом кода на один бит информации непосредственно на входах В накопителя 1 кода и входах В сумматоров на втором и третьем блоках 13 фазового сдвига. Формирователь 14 фазового сдвига третьего блока 13 вьтолнен на сумматоре, в результате чего обеспечивается весовой коэффициент сдвига в данном канале, равный ЗК, Фиг. 3 и 4 иллюстрируют работу синтезатора (фиг«2) для Р 2 16 при К 3, Из сопоставительного анализа фиГоЗ и 4 следует, что при синтезировании одной и той же частоты (одинаковое изменение кодов фазы выходного колебания фиг,За и 4д) тактовая частота работы нако

70166

пителя 1 кодов по схеме фиг.2 в четыре раза меньше тактовой частоты работы накопителя кодов (фиг,3б и 4ж)

, в прототипе,

В известном синтезаторе частот максим.яльная выходная частота ограничена быстродействием накопителя кедов, поскольку код на выходе нако 0 пителя изменяется с тактоной частотой, равной частоте опорного генератора. Как следует из временных диаграмм на фиг,3 и 4, в N-канальном синтезаторе (N 4) частота работы на 5 копителя равна /, Следовательно, в предлагаемом синтезаторе выходная частота может быть увеличена в соответствующее число раз по сравнению с выходной частотой известного син- . 20 тезатора за счет повыщения частоты

синхроииза1Ц1и устройства f при сохранении тактовой частоты работы накопителя кодов и тага перестройки выходной частоты вых о/ (

25 емкость накопителя, равная 2, где

га

- количество двоичных разрядов).

Формула изобретения

1. Цифровой синтезатор частот,

содержащий накопитель кода, сумматор, блок памяти амплитуд, опорный генератор, блок синхронизации, причем вход кода фазоманипулированного сигнала синтезатора подключен к первому входу сумматора, выход которого подключен к адресному входу блока памяти амплитуд, выход которого подключен к выходу синтезатора, выход опйрного генератора подключен к входу блока синхронизации, выход которого подключен к входу синхронизации накопителя кодов, отличающий- с я тем, что, с целью расширения

диапазона синтезируемых частот, в него введенц N-1 блоков фазового сдвига, где N - число каналов синтезатора, умножитель и коммутатор, причем вход кода установки частоты синтезатора подключен к входу умножителя и к входам кода установки частоты N-1 блоков фазового сдвига, выход умножителя подключен к входу накопителя кода, выход которого подключен к первому информационному входу коммутатора и входам кода фазы N-1 блоков фазового сдвига, выходы которых подключены к соответствующим с второго по N-й информационным входам коммутатора.

выход которого подключен к второму входу сумматора, группа выходов блока синхронизации подключена к управляющим входам коммутаторов о

I

2с Синтезатор частот по По1, о т- личающийся тем, что блок фазового сдвига содержит формирователь весового коэффициента сдвига и сумматор-вычитатель, причем .вход

формирователя весового коэффициента сдвига подключен к входу кода установки частоты блока, выход формирователя весового коэффициента сдвига подключен к первому информационному входу сумматора-вычитателя, второй информационный вход которого подключен к входу кода фазы блока, выход сумматора-вычитателя подключен к выходу блока

Изобретение относится к радиотехнике и может использоваться в цифровых синтезаторах частот, основанных на вычислении выборок синусоиды. Цель изобретения - расширение диапазона синтезируемых частот. Синтезатор содержит накопитель 1 кода, блок 2 памяти амплитуд, цифроаналоговый преобразователь 3, фильтр 4 нижних частот, выход 5, опорный генератор 6, блок 7 синхронизации, коммутатор 8, умножитель 9, сумматор 10. Вход 11 кода установки частоты, вход 12 кода фазоманипулированного сигнала и N-1 блоков 13 фазового сдвига. Поставленная цель достигается за счет введения N-1 блоков 13 фазового сдига, умножителя 9 и коммутатора 8. 1 з.п. ф-лы, 4 ил.

и„

f г 3 56 76 у fO ff Г2 И Н )f

01 Гт--Го

ЩШ1ЛШШЯШШЛШ1

о 1 г } J 6 7 в 9 10 11 1Z 13 lit 15