Декодер сверточного кода Советский патент 1989 года по МПК H03M13/23 

Фиг.1

Tf,

irr

Изобретение относится к вьшисли- тельноп технике н технике связи и может быть использовано в системах пердачи ииформацин.

Цель изобретения - повьшение достоверности декодирования и быстродействия.

На фиг.. 1 приведена функциональная схема декодера; на фиг.2 - пример выполнения анализатора текущего индекса декодирования.

Декодер сверточного кода содержит распределитель 1 информации, буфер ный накопитель 2, распределитель 3 блоков символов, тактовый генератор 4, первый 5 и второй 6 формирователи операционного вектора, умножитель 7 на матрицу декодирования, буферный блок 8 памяти, параллельно-последовательный преобразователь 9 кода, регистр 10 сдвига, первый 11 и второй 12 элементы И, блок 13 коммутации, анализатор 14 текущего индекса деко дирования и блок 15 памяти результатов декодирования.

Распределитель 1 информации включает в себя коммутатор 16, первый 17 и второй 18 дешифраторы.

Буферный накопитель 2 может быть выполнен на трехразрядном г регистре сдвига.

Распределитель 3 блоков символов реализуется на шестиразрядном регистре сдвига.

Формирователи 5 и 6 операционного вектора представляют собой шестиразрядные регистры сдвига,

I

123456

456789

7 8 9 10 11 12

10 11 12 13 14 15

Умножитель 7 на матрицу декодирования может быть выполнен на матрице диодов, включенных в соответствии с обратной матрицей используемого кода.

Буферный блок 8 памяти может быть любым запоминающим устройством, ин- формационные входы и выходы которого совмещены друг с другом, содержащее две зоны памяти для двух операционных векторов.

Регистр 10 сдвига содержит три последовательные зоны, каждая из ко- торых состоит из трех двухъячеечных сегментов (т.е. в данном случае этот регистр имеет восемнадцать разрядов).

Блок 13 коммутации включает в себя три коммутатора 19.

Анализатор 14 текущего индекса декодирования содержит фиг.2; компараторы 20, элементы И 21 и элемент ИЛИ 22 и имеет информационные 23,и тактовый 24 входы и выходы 25.

В основе функционирования декодера лежит следующая предпосылка.

Из структуры сверточного кода явствует, что одиночная ошибка вает искажения в двух последовательных декодированных отрезках, принадлежащих разным каналам декодирования, причем каждые три последовательных отрезка содержат общий сегмент„ Для пояснения рассмотрим декодирование начала произвольной кодовой комбинации в предлагаемом декодере.

- анализ выбор 9 10 или

91011 12

(1)

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить достоверность декодирования и быстродействие. Декодер содержит распределитель 1 информации, распределитель 3 блоков символов, формирователи 5,6 операционных векторов, умножитель 7 на матрицу декодирования, анализатор 14 текущего индекса декодирования и блок 15 памяти результатов декодирования. Благодаря введению буферного накопителя 2, тактового генератора 4, буферного блока 8 памяти, параллельно-последовательного преобразователя 9 кода, регистра 10 сдвига, элементов 11,12 И и блока 13 коммутации в декодере обеспечивается исправление одиночной ошибки независимо от ее местоположения. 2 з.п. ф-лы, 2 ил.

В (1) слева представлены отрезки исходного сообщения, поступающие на умножите ль 7, справа - отрезки, получаемые в результате.умножения на матрицу декодирования. Цифры представляют собой номера позиций декодируемых знаков. Каждая нечетная строка соответствует обработке по первому каналу, каждая четная - по второму. Каждая пара позиций в пос- ледоват шьностях, расположенных спра

ва, представляет собой сегмент. Каждый сегмент.начинается с нечетного номера позиции.

В каждых трех последовательных отрезках каждый общий сегмент, занимающий строго определенное место: конец первого отрезка, середина второго, начало третьего, обозначим через в, в, в, В результате ана-; лиза всех возможных положений ошибки получены следующие соотношения:

второй вектор

в , в

-

- В

и d и ( при в

,)

и

и (в

) или (в в,), в„ / Bj.); (в, в,)

истинен при условии (в, в) и (в,

Bj

в.

и (в,

или

(в,5 в) и () третий вектор истинен

и

(в,

и

(

случае {в в) и (в, в - Bj) выделить н-еискаженный вектор из трех анализируемых невозможно, В то же время очевидно, что искажены два вектора из трех, следовательно, четвертый вектор истинен,

Итак,, на основе анализа трех последовательных векторов можно сделат вывод об истинности одного из векторов следующей тройки, сдвинутой относительно анализируемой на один вектор и содержащей следующий по отношению к анализируемому общий сегмент, т.е, декодирование каждого сегмента производится на основе анализа предыдущего сегмента. Предлагаемый алгоритм инвариантен к положению ошибки, гарантирует исправление одиночных ошибок на длине кодового ограничения, исключает эффект размножения ошибок,.

Декодер работает следующим образом,

С поступлением на распределитель 1 информации начала сообщения из канала связи оно дешифрируется первы дешифратором 17 (дешифратором начала V, В случае дешифрации на одном и выходов последнего формируется импульс, запускающий блок 4 тактового генератора, а на другом вьпсоде - импульс, обеспечивающий срабатывание коммутатора 16, который подключает вход декодера к распределителю 3 блоков и буферному накопителю 2,

Первых три символа сообщения запоминаются в буферном накопителе 2 и одновременно через распределитель 3 блоков символов поступают иа первый формирователь 5 операционного вектора. Вторая тройка символов через распределитель 3 поступает как на первый 5, так и на второй 6 формирователи операционного вектора. Работа распределителя 3 тактируется частотой F , поступающей от генератора 4 и соответствующей скважности поступающих из канала символов. Таким образом, через шесть тактов на умножитель 7 поступает операционный вектор, сформированный в формирователе 5, В этот момент умно0

5

0

5

0

5

0

5

0

5

житель 7 тактируется частотой Р(-./б поступающей с одного из выходов блока 4, В момент считывания первого вектора из формирователя 5 на его управляющем выходе генерируется управляющий импульс, переключающий выход генератора 4, на котором имеется тактовая частота , на вход тактирования умножителя 7, Таким образом, начиная с второго вектора, умножитель 7 тактируется частотой , Это связано с тем, что каждый последующий вектор поступает на вход умножителя с дискретностью в три знака см, ( 1 )), Второй операционный вектор формируется из последовательности знаков с четвертого по девятый и поступает на вход умножителя 7 с формирователя 6 и ТоД

С выхода умножителя 7 преобразованный вектор в параллельном коде, поступает одновременно в первую зону буферного блока 8 и на преобразователь 9 кода числа из параллельного в последовательный. В буферном блоке 8 две зоны обеспечивают запоминание двух первых последовательностей, поступающих от умножителя 7, Такое запоминание необходимо для последующего декодирования первых знаков сообщения. Преобразователь 9 преобразует код из параллельного в последовательный и посимвольно выдает его в регистр 10, Первый шестизначный отрезок, поступающий в регистр 10 от преобразователя 9, записывается в третьей зоне. После поступления второго отрезка, первый перемещается во вторую зону, а в третьей записывается второй и т,д. После записи третьего отрезка регистр 10 заполняется полностью. При. этом в первой зоне находится первый, во второй зоне - второй, в третьей - третий. После того, как в первой ячейке сегмента 1Н регистра 10 окажется знак первого отрезка, на последовательном выходе . регистра 10 формируется импульс, поступающий на од ин из входов второго элемента И 12 С приходом на второй его вход импульса с частотой , поступающего от генератора 4, на выходе элемента И 12 формируется импульс, который является считывающим для сегмента 1К, 2С и ЗН в регистре 10. В этот момент в сегменте 1К находятся Два знака конца первого от- резка, в сегменте 2С - два знака сере

дины второго, в сегменте ЗК - два знака конца третьего отрезка. Эти знаки считывг1ются в компараторы 20 анализатора 14 текущего индекса декодиро- |Вания, где происходит их сравнение между собой по указанному алгоритму.

После сравнения в анализаторе 14 в соответствии с алгоритмом выбора неискаженных знаков происходит формирование разрешающего импульса, который в зависимости от результатов сравнения и совпадений поступает на управляющий вход одного из трех коммутаторов 19 блока 13, Поскольку анализатор 14 тактируется частотой второй элемент И 12 . частотой РТГ/З, а знаки в регистре 10 сдвига продвигаются с тактовой частотой 2Рт-г то к моменту hocTyn- ления на один из коммутаторов 19 блока 13 разрешающего импульса от . анализатора 14 в зоне 1 регистра 10 записан второй отрезок, в зоне 2 - третий, в зоне 3 - четвертьйо При этом в сегменте 1К регистра 10 находятся два последних знака второго отрезка, в сегменте 2С - два средних знака третьего отрезка, в сегменте ЗК - два последних знака четвертого. Таким образом, в накопителе 2 считаны знаки только из того отрезка, который считается истинным согласно приведенному алгоритму (см, ( I ) ). До момента окончания сообщения декодер работает аналогичным образом. После поступления сигнала Конец сообщения.второй дешифратор 18 :.{дешифратор конца) формирует управ- лянйций сигнал, который одновременно поступает на коммутатор 16 распределителя 1 информации, на считывающий вход буферного накопителя 2 и декодера от .канала связи, считьгоание трех первых ранее записанных знаков сообщения происходит в последние три ячейки формирователей 5 и б для формирования последнего вектора После того, как умножитель 7 сформирует из последнего вектора последний отрезок и тот через преобразователь 9 поступит в регистр Ю, по сигналу от элемента и М также через преобразователь 9 в регистр 10 переписываются н два первых отрезка сообщения, ранее находившиеся в буферном блоке 8. Далее по описанному алгоритму производится анализ и выбор первых знаков декодированного сообщения.

С приходом знака начала следующего сообщения пусковой импульс от дешифратора 17 вновь запускает тактовый генератор 4, одновременно приводя в исходное состояние остальные блоки предлагаемого; декодера.

Таким образом, обеспечивается инвариантность декодера к местоположению ошибок, повышается исправляющая способность и исключение эффекта размножения ошибок за счет того, что одновременному анализу подвергается три независимых отрезка информации ирешение о правильности последующих символов принимается на основе анализа предыдущих; сокращается мя декодирования,

Ф о р м у л а изо б р е т е н и я

1, Декодер сверточного кода, содержащий распределитель информации вход KOTpiporo является входом декодера, а первый выход соединен с инти формационньтм входом распределителя блоков символов, первый и второй..выходы которого подключены к информационным входам соответственно первого и второго формирователей операционного вектора, информационные выходы которых соединены соответственно с первыми и вторыми информационными входами умножителя на матрицу декодирования, анализатор текущего .: индекса декодирования и блок памяти результатов декодирования, о т л ичаю щ и и с я

тем, что, с. целью

повьппения достоверности декодирования и бьютродействия декодера, в него введены буферный блок памяти, параллельно-последовательный преобразователь кода, регистр сдвига, блок коммутации, первый и второй элементы И, тактовый генератор и буферный накопитель, информационный вход котбро- го подключен к первому выходу распределителя информации, второй выход которого соединён с входом пуска тактового генератора, первый выход которог го подключен к тактовым входам распределителя блоков символов и анализаг/ тора текущего индексй декодирования, второй выход тактового генератора соединен с тактовыми входами параллельно-последовательного преобразователя кода и регистра сдвига, последовательный выход которого подклю- j чен к первому входу второго элемента

I l, третий выход распределителя информации соединен с первым входом первого элемента И и управляющим входом буферного накопителя, выходы которого подключены к установочным входам формирователей операционного вектора управляющий выход первого формирователя операционного вектора соединен с управляющим входом тактового генератора, третий выход которого подключен к первому тактовому входу умножителя на матрицу декодирования и вторым входам первого и второго элементов И, выходы которых соединены с управляющими входами соответственно буферного блока памяти и регистра сдвига, четвертый выход тактового генератора подключен к второму тактовому входу умножителя на матрицу декодирования, выходы которого соединены с информационными входами- выходами блока буферной памяти и информационными входами параллельно- последовательного преобразователя кода, выход которого подключен к информационному входу регистра сдвига,- параллельные выходы которого соединены с одноименными информационными входами блока коммутации и анализатора текущего индекса декодирования, выходы которого подключены к соответствующим управляющим входам блока коммутации, выходы которо - го соединены с входами блока памяти результатов декодирова - ния.

5 компаратора соединен с первыми входами первого и третьего элементов И, инверсный выход первого компаратора подключен к первым входам второго и четвертого элементов И, прямой

Q выход второго компаратора соединен с вторыми входами первого и второго элемектов И, инверсный выход второго компаратора подключен к вторым входам третьего и четвертого элементов И, выходы первого - третье5 го элементов И соединены с первыми входами соответственно элемента РШИ, пятого и шестого элементов И,выход,, четвертого элемента И подключен к первым входам седьмого и восьмого элементов И, прямой выход третьего компаратора соединен с вторым входом седьмого элемента И, инверсный выход третьего KOhmapaTopa подключен к вторым входам пятого, шестого и восьмого элементов И, выходы шестого и седьмого элементов И соединены с вторым и третьим входами элемента- ИЛИ, выход которого является первым выходом анализатора, выходы пятого

0 и восьмого элементов И являются соответственно вторым и третьим выходами анализатора.

0

5

23i1

щМ

a:

aiMii