ДЕКОДЕР СВЕРТОЧНОГО КОДА Российский патент 1997 года по МПК H03M13/02 

Изобретение относится к технике связи и может быть использовано в системах передачи информации для повышения достоверности порогового декодирования принимаемых из канала с замираниями кодированных сверточным кодом данных.

Целью изобретения является повышение достоверности декодирования при наличии в канале связи мультипликативной помехи в виде замираний, информирования пользователя о степени надежности выходных символов декодера и сохранении достоинств мягкого порогового декодирования по максимуму апостериорной вероятности.

На фиг. 1 представлена структурная схема декодера сверточного кода, на фиг. 2 структурная схема идентификатора состояния канала; на фиг. 3 - структурная схема мягкого формирователя сигнала коррекции; на фиг. 4 пример структурной схемы блока памяти; на фиг. 5 пример реализации формирователя меток надежности проверок; на фиг. 6 пример реализации формирователя взвешенных проверок.

Декодер сверточного кода содержит первый распределитель 1 ветвей, формирователь 2 синдромной последовательности, анализатор 3 синдрома, формирователь 4 проверок, жесткий формирователь 5 сигнала коррекции, шифратор 6, второй распределитель 7 ветвей, мягкий формирователь 8 сигнала коррекции, идентификатор 9 состояния канала, мультиплексор 10 управляющего сигнала, корректор 11 ошибок, первый мультиплексор 12, блок 13 формирования тактовых импульсов.

При этом вход шифратора 6 объединен с первым входом первого распределителя 1 ветвей и является входом декодера. Выход шифратора 6 соединен с первым входом второго распределителя 7 ветвей и с первым входом идентификатора 9 состояния канала. Первый и второй выходы блока 13 формирования тактовых импульсов соединены соответственно с вторым и третьим входами первого распределителя 1 ветвей, вторым и третьим входами второго распределителя 7 ветвей, третьим и вторым входами идентификатора 9 состояния канала. Третьи выходы блока 13 формирования тактовых импульсов подключены к первым входам первого мультиплексора 12.

Первые выходы первого распределителя 1 ветвей подключены к соответствующим первым входам корректора 11 ошибок и первым входам формирователя 2 синдромной последовательности, второй вход которого соединен с вторым выходом первого распределителя 1 ветвей. Выход формирователя 2 синдромной последовательности соединен с первым входом анализатора 3 синдрома, выходы которого через формирователь 4 проверок подключен к соответствующим входам жесткого формирователя 5 сигнала коррекции и соответствующим первым входам мягкого формирователя 8 сигнала коррекции, вторые входы которого соединены с выходами второго распределителя 7 ветвей.

Первые входы мультиплексора 10 являются выходами жесткого формирователя 5 сигнала коррекции, его вторые входы выходами мягкого формирователя 8 сигнала коррекции, а третий вход выходом идентификатора 9 состояния канала. Выходы мультиплексора 10 подключены к вторым входам анализатора 3 синдрома и вторым входам корректора 11 ошибок, выходы которого являются вторыми входами первого мультиплексора 12, выход которого является первым выходом декодера.

Идентификатор 9 состояния канала содержит элемент 16 задержки, сумматор-вычитатель 17, пороговый элемент 18, элемент И19.

При этом первый вход элемента 16 задержки, являющийся первым входом идентификатора 9, объединен с суммирующим входом сумматора-вычитателя 17 и подключен к выходу шифратора 6. Второй вход элемента 16 задержки является вторым входом идентификатора 9 и подключен к второму выходу блока 13 формирования тактовых импульсов. Выход элемента 16 задержки соединен с вычитающим входом сумматора-вычитателя 17, выход которого через пороговый элемент 18 соединен с первым входом элемента И19, второй вход элемента И19, являющийся третьим входом идентификатора 9, соединен с первым выходом блока 13 формирования тактовых импульсов. Выход элемента И19 является выходом идентификатора 9.

Мягкий формирователь 8 сигнала коррекции содержит блок 20 памяти, блок формирователей 21 меток надежности проверок, блок формирователей 22 взвешенных проверок, блок сумматоров 23, блок пороговых элементов 24.

При этом вторые входы формирователей 22 взвешенных проверок являются первыми входами мягкого формирователя 8, входы блока 20 памяти его вторыми входами, а выходы пороговых элементов 24 его выходами. Входы формирователей 21 меток надежности проверок подключены к соответствующим первым выходам блока 20 памяти, а их выходы к первым входам формирователей 22 взвешенных проверок. Выходы формирователей 22 подключены к первым входам блока 23 сумматоров, а его вторые входы к вторым выходам блока памяти. Входы блока 24 пороговых элементов соединены с соответствующими выходами блока 23 сумматоров.

Декодер сверточного кода содержит также формирователь 14 характеристик надежности выходных символов и второй мултиплексор 15.

При этом первые входы формирователя 14 соединены с выходами корректора 11 ошибок, вторые входы с выходами жесткого формирователя 5 сигнала коррекции, третьи входы с выходами мягкого формирователя 8 сигнала коррекции, а четвертый вход с выходом идентификатора 9 состояния канала. Выходы формирователя 14 соединены с первыми входами второго мультиплексора 15, вторые входы которого подключены к третьим выходам блока 13 формирования тактовых импульсов. Выход второго мультиплексора 15 является вторым выходом декодера.

Первый распределитель 1 ветвей производит разделение поступающих на вход декодера старших разрядов (жесткого решения) p-разрядных чисел (2^p -количество уровней квантования на выходе демодулятора, P∈N) на информационные и проверочные. Реализация распределителя 1 полностью аналогична его реализации в прототипе /2/.

Формирователь 2 по принятым информационным и проверочным символам формирует в соответствии с порождающими полиномами сверточного кода G_j, , синдромную последовательность. Формировать 2 является объединением кодера и формирователя синдрома в прототипе.

Анализатор 3 синдрома предназначен для обнаружения ошибок в информационных символах. Он представляет собой регистр сдвига с обратными связями и встроенными в соответствии с порождающими полиномами кода сумматорами по модулю два. Длина регистра сдвига равна максимальной степени порождающих полиномов m.

Формирователь 4 предназначен для формирования по символам синдрома из анализатора 3 ортогональных проверок , и содержит необходимое для этого количество сумматоров по модулю два.

Жесткий формирователь 5 сигнала коррекции предназначен для принятия решения относительно искаженности каждого j-го () информационного символа на основе классического жесткого алгоритма порогового декодирования. Жесткий формирователь 5 содержит пороговые элементы.

Шифратор 6 служит для преобразования потока p-разрядных чисел с выхода демодулятора в поток (p-1)-разрядных меток надежности принимаемых символов. Чем ближе к центральным зонам квантования попал входной символ, чем больше его метка надежности. Например, при квантовании на восемь уровней символы, попавшие в зоны 0 и 7, имеют метку надежности 00, в зоны 1 и 6 01, в зоны 2 и 5 10, а в зоны 3 и 4 11.

Распределитель 7 ветвей производит разделение поступающих с выхода шифратора 6 (p-1)-разрядных меток надежности принятых декодером символов на n (p-1)-разрядных последовательностей, где n длина мини-блока сверточного кода.

Реализация шифратора 6 и распределителя 7 полностью аналогична их реализации в прототипе /2/.

Мягкий формирователь 8 сигнала коррекции предназначен для принятия решения о коррекции или не коррекции k информационных символов в каждый момент времени на основе мягкого алгоритма решения по максимуму апостериорной вероятности.

Блок 20 памяти в мягком формирователе 8 предназначен для хранения m последних (p-1)-разрядных меток надежности в каждой q й () последовательности с выхода распределителя 7 и выполняется на регистрах сдвига (РС), имеющих выходы от каждого из триггеров 25, например, типа К561ИП2 /1/. Длина каждого РС равна m, а их количество n (p-1); выходы блока 20 памяти берутся в соответствии с правилами формирования проверок /2, стр.23-30/.

Каждый из формирователей 21 служит для формирования меток надежности проверок . Известно, что метка надежности каждой жесткой ортогональной проверки Aжi

может быть приравнена метке надежности самого ненадежного символа из всех, участвующих в ее формировании, за исключением того, относительно которого ортогональна данная система проверок . Алгоритм работы формирователя 21 следующий. На его входы из блока 20 памяти поступают все (p-1)-разрядные метки надежности символов, контролируемых системой проверок , за исключением метки надежности того символа, относительно которого в данный момент времени принимается решение. Для каждой проверки Aжi на Y-выходах формирователя 21 появляется наибольшее из соответствующих ей (p-1)-разрядных чисел, которое и является меткой надежности проверки Aжi Подобная операция может быть реализована простой комбинационной схемой (при p 3, см. фиг.4). Количество формирователей 21 равно k.

Каждый из формирователей 22 служит для формирования взвешенных проверок Из каждого соответствующего одноразрядного символа Aжi

из формирователя 4 проверок и соответствующей (p-1)-разрядной метки надежности из формирователя 21 на выходе посредством, например, двух сумматоров по модулю два (при p 3, см. фиг.5, блок 27 сумматор по модулю два) образуется p-разрядное двоичное число, старшим разрядом которого является символ Aжi а младшим метка надежности, если Aжi = 0, или ее инверсия, если Aжi = 1 (p 3). Это число и является взвешенной проверкой Aвi Количество p-разрядных входов в каждом формирователе 22 равно Y, а самих формирователей 22 k.

Каждый из сумматоров 23 предназначен для суммирования поступающих на его входы p-разрядных чисел с выходов соответствующего формирователя 22 и (p-1)-разрядного числа Aвo

являющегося меткой надежности символа, относительно которого ортогональна данная система проверок, с соответствующего выхода блока 8 памяти. Количество сумматоров 23 равно k.

На выходе каждого из пороговых элементов 24 образуется единичный сигнал в случае, если величина с выхода соответствующего сумматора превосходит заданный порог T^m, и образуется нулевой сигнал в противном случае. Количество пороговых элементов 24 равно k.

Идентификатор 9 предназначен для принятия решения относительно состояния канала связи, исходя из уровня принимаемого сигнала (надежности символов) в пределах длины nm. Логическая единица на выходе идентификатора 9 соответствует низкой надежности группы полученных символов (идентифицирует наличие замирания), а логический ноль означает удовлетворительное состояние канала (замирания нет).

Элемент 16 задержки в идентификаторе 9 представляет собой (p-1)-разрядный регистр сдвига длины nm. Сумматор-вычитатель 17 прибавляет к имеющемуся на выходе числу число с суммирующего входа и вычитает число с входа вычитающего; он может быть реализован, например, на микросхемах типа К500ИМ180. Пороговый элемент 18 реализуется на цифровых компараторах, например, типа К531СП1П, а элемент И19, предназначенный для стролирования символов с выхода порогового элемента 18, на микросхеме К531ЛИ1П.

Мультиплексор 10 предназначен для выбора того или иного вида решения (мягкое или жесткое) в зависимости от состояния канала. В отсутствие замирания (3 0, где 3 символ с выхода идентификатора 9) на каждом j-м () выходе узла 10 появляются сигнала M_j с j-го выхода мягкого формирователя 8, а если замирания имеются (3 1), то появляются сигналы Ж_j с j-го выхода жесткого формирователя 5. Мультиплексор 10 работает в соответствии с логическими формулами P_j= ЗЖ_j+3M_j, где P_j значение его j-го выхода, а черта над 3 означает отрицание, и реализуется в виде простой комбинационной схемы.

Корректор 11 ошибок предназначен для согласования по времени корректируемых в нем символов с выходов первого распределителя 1 ветвей и корректирующих символов с выхода узла 10. Он реализуется на k регистрах сдвига длины m, заканчивающихся сумматором по модулю два /2/.

Первый мультиплексор 12 предназначен для объединения k информационных подпотоков в один последовательный поток /2/.

Блок 13 предназначен для формирования тактовых импульсов, необходимых для работы декодера. Его функции полностью аналогичны функциям соответствующего блока в прототипе /2/.

Формирователь 14 характеристик надежности выходных символов работает в соответствии с формулами

где X_1j и X_2j соответственно старший и младший разряды j-го () двухразрядного выхода формирователя 14, Ж_j, М_j - двухразрядная характеристика надежности j-го корректирующего символа, K_j символ с j-го выхода корректора ошибок, ⊕ знак суммирования по модулю два. Формирователь 14 реализуется на сумматорах по модулю два.

Второй мультиплексор 15 предназначен для объединения k двухразрядных подпотоков характеристик надежности информационных символов в один последовательный поток. Первый 12 и второй 15 мультиплексоры могут быть реализованы на одной микросхеме К1500КП171, имеющей при общих адресных входах три независимые группы входов информационных.

Работа декодера основана на следующих принципах.

При наличии в канале связи общих неселективных замираний резко падает уровень принимаемого сигнала, что приводит к попаданию большинства принятых символов в средние зоны квантования на выходе демодулятора. Поскольку наиболее простая и достаточно точная реализация мягкого решения декодера по максимуму апостериорной вероятности получается при приписывании каждой ортогональной проверке метки надежности, однозначно связанной с меткой надежности самого ненадежного символа, контролируемого ею, за исключением того, относительно которого система проверок ортогональна, с большой вероятностью можно утверждать, что, например, при p 3 значения взвешенных проверок Aвi

, , будут равны 2, 3, 4 или 5, а проверки Aвo 2 или 3 /2/.

При общем количестве проверок, например, у 4 сумма должна превзойти порог T_m 17,5 для принятия решения о коррекции по мягкому алгоритму, а сумма жестких проверок порог T 2 при жестком решении.

Пример. Предположим замираний в канале нет, а значения проверок A 0,4 соответственно равны 0, 1, 7, 7, 7. В этом случае и мягкие и жесткие решения будут одинаковы требуется коррекция. Произошедшее замирание резко снизит надежность проверок и в аналогичной ситуации они могут оказаться равными, например, 2, 3, 4, 4, 4. В этом случае мягкое решение команду на коррекцию не даст, а жесткое продолжает требовать коррекции, которая будет в этом случае правильной.

Как показывает несложный анализ, при Y 4, наличии замирания и предположении принятия взвешенными проверками значений 2, 3, 4, 5 с одинаковой вероятностью, в 88,3% случаев жесткое и мягкое решения совпадают, в 24-х случаях, составляющих 4,7% мягкое решение равно нулю, а жесткое единице, в 36 случаях (7% ) наоборот. При расхождении решений в четырех случаях (значения проверок 2 2 4 4 4, 2 4 2 4 4 2 4 4 2 4, 2 4 4 4 2) сумма A равна 16, в двадцати 17, в тридцати 18, в шести 19. Значения 16, 17, 18, 19 очень близки к порогу T, что дает дополнительное основание говорить о ненадежности мягкого решения в рассматриваемой ситуации, поскольку логарифм отношения правдоподобия, в точности равный , имеет малое абсолютное значение. Дополнительным аргументом в пользу надежности жесткого решения при замираниях является сохранение знака переданного символа, которым оно по существу оперирует в виде нуля или единицы, со значительно большей вероятностью, чем его не сохранение, что следует, например, из результатов.

В отсутствие замираний безусловно предпочтительнее мягкое решение, более полно использующее информацию из канала связи. Близость суммы взвешенных проверок к порогу при неодинаковых мягком и жестком решениях в этом случае (ситуация вроде 0 1 4 5 7) хотя и свидетельствует о некоторой ненадежности мягкого решения, но эта ненадежность в отсутствие помех связана с действием аддитивного гауссовского шума, при котором мягкое решение оптимально по максимуму апостериорной вероятности искажения в принятых символах.

Относительно невысокий процент (11,7%) ситуаций, когда при наличии замираний расходятся жесткое и мягкое решения, не является безобидным, поскольку при работе декодера, особенно в неблагоприяиной шумо-помеховой обстановке, любая "лишняя" ошибка декодирования может вызвать цепную реакцию размножения из-за действия обратной связи по коррекции. Кроме того, с ростом I этот процент имеет тенденцию к росту: при I 6 он равен 12,1.

Значения символа коррекции (Р) в зависимости от мягкого (М) и жесткого (Ж) решений, а также наличия замиранй (З) приведены в четвертой колонке таблицы в соответствии с изложенным выше материалом.

Из величин М, Ж и З может быть извлечена информация и о надежности декодируемого символа.

Если М Ж, то надежность символа, декодированного в условиях замираний (З 1), будет ниже, чем при декодировании без замираний (3 0). Следуя правилу: более надежному символу соответствует меньшая метка надежности (МН), декодированному символу в первом случае припишем метку 01, а во втором 00 (первое, второе и седьмое, восьмое числа в пятом столбце таблицы). Если М ≠ Ж, то надежность декодированного символа будет меньше, чем в случае М Ж, причем, как и ранее, она будет ниже при наличии замираний и выше при их отсутствии (третье шестое числа в пятом столбце таблицы).

Для удобства потребителя выходная информация может быть выдана в виде трехразрядного двоичного числа, которое тем более надежно, чем при нулевом декодированном информационном символе (К) оно ближе к нулю (000), а при единичном семи (111). Тогда для К 0 два младших разряда совпадают с меткой надежности, а при К 1 с ее инверсией (шестой столбец таблицы).

Декодер работает следующим образом.

Принятая квантованная на 2³ 8 уровней (что наиболее выгодно) последовательность из канала связи поступает на вход шифратора 6, при этом старший разряд (жесткое решение) поступает на распределитель 1, с первых выходов которого символы k информационных подпотоков одновременно поступают на первые входы корректора 11 и формирователя 2 синдромной последовательности, на второй вход которого поступают проверочные символы с второго выхода распределителя 1.

Формирователь 2 по полученным информационным и проверочным символам формирует синдромную последовательность, которая поступает на первый вход анализатора 3, с выхода которого символы синдрома поступают на вход формирователя 4, где формируются проверки. С выхода формирователя 4 проверки поступают на входы жесткого формирователя 5, который формирует поступающие на первые входы узла 10 сигналы коррекции на основе жесткого алгоритма, и на первые входы мягкого формирователя 8.

Одновременно с этим с выхода шифратора 6 двухразрядный поток меток надежности принятых символов поступает на распределитель 7 ветвей, с выхода которого n двухразрядных потоков меток поступают на вторые входы мягкого формирователя 8, где формируются поступающие на вторые входы узла 10 сигналы коррекции на основе мягкого алгоритма.

Одновременно, кроме того, идентификатором 9 производится оценка состояния канала связи следующим образом.

На первый вход элемента 16 задержки, который до начала работы был заполнен нулями, и суммирующий вход сумматора-вычитателя 17 с выхода шифратора 6 с частотой nf_т поступают двухразрядные метки надежности принятых символов. На вычитающий вход сумматора-вычитателя 17 поступают задержанные на nm тактов (частоты nf_т) двухразядные символы с выхода элемента 16 задержки. Таким образом на выходе сумматора-вычитателя 17 образуется число, равное сумме меток надежности принятых символов на интервале длины. Это число поступает на вход порогового элемента 18, где сравнивается с заранее установленным порогом Т_з, который может быть выбран либо экспериментально для конкретного канала, либо априори, исходя из вероятности того, что большинство взвешенных проверок окажутся ненадежными. В случае превышения порога входным числом, на выходе порогового элемента 18 появляется единица, а в противном случае ноль. Символы с выхода порогового элемента 18 с помощью элемента И19 стробируются частотой f_т, то есть на выходе элемента И19, являющемся выходом идентификатора 9 и третьим входом мультиплексора 10, появляется каждый n-й символ с выхода порогового элемента 18, что обеспечивает необходимые фазовые соотношения.

Если на третий вход решающей схемы поступила единица (идентифицированы замирания), то на ее выходах появляются символы с выходов жесткого формирователя 5 сигнала коррекции; в противном случае с выходов мягкого формирователя 8.

С выходов мультиплексора 10 символы коррекции поступают на соответствующие вторые входы корректора 11 ошибок и на соответствующие сумматоры по модулю два анализатора 3 синдрома.

С выхода корректора 11 откорректированные информационные символы поступают на вторые входы первого мультиплексора 12, где объединяются в единый поток.

Одновременно с этим производится формирование характеристик надежности выходных символов следующим образом.

На первые, вторые, третьи и четвертый входы формирователя 14 поступают соответственно символы с выходов корректора 11 ошибок, жесткого формирователя 5, мягкого формирователя 8 и идентификатора 9. В соответствии с формулами /I, см. также таблицу/ на его выходах образуются двухразрядные числа, характеризующие надежность декодированных символов. Эти числа с помощью второго мультиплексора 15 объединяются в единый поток и вместе с символами с выхода первого мультиплексора 12 выдаются потребителю.

Использование: в системах передачи информации для повышения достоверности порогового декодирования принимаемых из канала с замираниями кодированных сверточным кодом данных. Цель: повышение достоверности декодирования, информирование пользователя о степени надежности выходных символов декодера и сохранение достоинств мягкого порогового декодирования по максимуму апостериорной вероятности. Это достигается, во-первых, за счет использования при отсутствии замираний мягкого решения, а при их наличии жесткого, остающегося более достоверным и, во-вторых, за счет формирования характеристики надежности выходных символов декодера на основе анализа состояния канала связи, мягкого и жесткого решений. 1 з.п. ф-лы, 1 табл., 6 ил.

1. Декодер сверточного кода, содержащий шифратор, вход которого объединен с первым входом первого распределителя ветвей и является входом декодера, выход шифратора соединен с первым входом второго распределителя ветвей, второй и третий входы которого объединены с одноименными входами первого распределителя ветвей и подключены к первому и второму выходам блока формирования тактовых импульсов, выходы группы которого подключены к первым входам первого мультиплексора, выходы группы первого распределителя ветвей подключены к соответствующим первым входам группы корректора ошибок и входам группы формирователя синдромной последовательности, выход которого подключен к входу анализатора синдрома, выходы группы которого через формирователь проверок соединены с первыми входами группы мягкого формирователя сигнала коррекции, вторые входы группы которого подключены к выходам группы второго распределителя ветвей, выходы группы корректора ошибок подключены к вторым входам первого мультиплексора, выход которого является первым выходом декодера, отличающийся тем, что в него введены второй мультиплексор, формирователь характеристик надежности выходных символов, идентификатор состояния канала, мультиплексор управляемых сигналов, жесткий формирователь сигнала коррекции, входы группы которого соединены с выходами формирователя проверок, а выходы группы подключены к первым входам группы мультиплексора управляемых сигналов, вторые входы группы которого подключены к выходам группы мягкого формирователя сигнала коррекции, вход соединен с выходом идентификатора состояния канала, первый вход которого подключен к выходу шифратора, второй и третий входы соответственно к второму и первому выходам блока формирования тактовых импульсов, выходы группы мультиплексора управляемых сигналов подключены к вторым входам группы корректора ошибок и вторым входам группы анализатора синдрома, первые входы группы формирователя характеристик надежности выходных символов соединены с выходами группы корректора ошибок, вторые входы группы с выходами группы жесткого формирователя сигнала коррекции, третьи входы группы с выходами группы мягкого формирователя сигнала коррекции, вход с выходом идентификаторам состояния канала, выходы группы с первыми входами группы второго мультиплексора, вторые входы группы которого соединены с выходами группы блока формирования тактовых импульсов, выход является вторым выходом декодера, вход формирователя синдромной последовательности соединен с вторым выходом первого распределителя ветвей. 2. Декодер по п.1, отличающийся тем, что в нем идентификатор состояния канала содержит элемент задержки, первый и второй входы которого являются соответственно первым и вторым входами идентификатора, сумматор-вычитатель, вычитающий вход которого соединен с выходом, суммирующий вход с первым входом элемента задержки, пороговый элемент, вход которого соединен с выходом сумматора-вычитателя, элемент И, первый вход которого соединен с выходом порогового элемента, второй вход является третьим входом идентификатора, а выход выходом идентификатора.