Устройство реверберации Советский патент 1990 года по МПК G10K15/00 

Изобретение относится к классу звукошумовых устройств, осуществляющих обработку электрического звукового сигнала, и может быть использовано при записи и воспроизведении звука.

Целью изобретения является повышение качества звучания.

На фиг,1 приведена блок-схема предлагаемого устройства реверберации; на фиг,2 - блок формирования управляющих сигналов; на фиг. 3 - блок распределения.

Электрический сигнал звуковой частоты, преобразованный в цифровой код, записывается в виде отсчетов в оперативную память с частотой записей f При этом между двумя записями цифровых отсчетов в оперативную память пп/ч- исходит N циклов чтения из оператич- ной памяти по адресам, отличающимся от текущего (по которому была произведена запись) на определенные величины, благодаря чему формируются N сигналов, задержанных относительно входного на различное времч. ЦнЛронне значения задержанных сигналов подвергаются цифроаналоговому преобразованию и затем разделяются TJKMM образом, что часть из них (например, с задержками менее 50 мс), суммируясь с определенными весами, HOCTV- пает на выход устройства, а другач часть (например, с задержками бол 50 мс), суммируясь, поступает на вход устройства, где складывается

ОЛ

-U

ел

N3

4Ь

sj

с входным сигналом для дальнейшей обработки.

Устройство реверберации (фиг.1) содержит последовательно соединенные первый сумматор 1, первый вход которого является входом устройства, первый фильтр 2 нижних частот (ФНЧ) компрессор 3, аналого-цифровой преобразователь (АЦП) 4, блок 5 оперативной памяти, цифроаналоговый преобразователь (ЦАП) 6, экспандер 7, блок 8 распределения и второй сумматор 9, выход которого соединен с другим входом первого сумматора 1. Второй выход блока 8 распределения соединен с входом третьего сумматора 10, выход которого соединен с чходом второго ФНЧ 11. Устройстве также содержит блок 12 баланса, вход которого соединен с входом устройства, а выход является выходом устройства, при этом другой вход блока 12 баланса подключен к выходу ФНЧ 11. Устройство также содержит блок 13 задания режима, выход которого соединен с первым входом блока 14 постоянной памяти, выход которого соединен с первым входом четвертого сумматора 15, второй вход которого соединен с выходом счетчика 16 адреса, а выход - с адресным входом блока 5, а также блок 17 формирования управляющих сигналов, первый выход которого соединен с управляющим входом АЦП 4, второй выход - с управляющим вхоцом блока 5 оперативной памяти, третий и четвертый выходы - с первым и вторым входами счетчика 16 адреса, пятый выход - с вторым входом блока 14 постоянной памяти, а шестой выход соединен с управляющим входом блока 8 распределения.

БЛОР 17 формирования управляющих сигналов (фиг.2) содержит мультивибратор 18, пыхоц которого соединен со счетным входом счетчика 19 тактов, последовательно соединенного со счетчиком 20 г IKTQB , выходы которого соединены с входами схемы 21 совпадения. Выходы счетчика 19 соединены с младшими адресными входами постоянного запоминающего устройства (ПЗУ) 22, старший адресный вход которого соединен с выходом схемы 21 совпадения Первый выход ГПУ 22 является первым выходом блока 17. Второй, третий и четвертый выходы ПЗУ являются вторым выходом блока 17. Пятый и шестой

10

20

25

452474

выходы ПЗУ 22 являются соответственно третьим и четвертым выходами блока 17. Шестой выход ПЗУ 22 совместно с выходами счетчика 20 циклов образуют пятый выход блока 17, выходы счетчика 20 циклов являются шестым выходом блока 17 Седьмой выход ПЗУ 22 соединен с входом сброса счетчика 20 циклов.

Блок 8 распределения (фиг.З) содержит аналоговый коммутатор 23, имеющий один информационный вход (1), являющийся информационным входом блока распределения, L адресных входов (Ал. ..Аи), .являющихся управляющими входами блока, н выходов (1,..М), к каждому из которых подсоединен элемент 24 памяти, состоящий из конденсатора 25, одной обкладкой соединенного с выходом коммутатора 23, а другой - с общей шиной, и преобразователя 26 сопротивления, также подсоединенного к выходу коммутатора, при этом выход преобразователя сопротивления является выходом элемента 24 памяти. Первые К из N выходов элементов 24 памяти являются первыми выходами блока 8, остальные N-K выходов элементов 24 памяти являются вторым выходом блока 8.

Устройство работает следующим образом.

Электрический сигнал звуковой частоты поступает на вход первого сумматора 1 (фиг-1), где он складывается с задержанными сигналами, приходящими с выхода второго сумматора 9 на другой вход первого сумматора 1, с выхода которого сигналы поступают на вход ФНЧ 2, подавляющего высокочастотные составляющие, имеющиеся в спектре входного сигнала и задержанных сигналов, подвергнутых цифровой обработке. Далее сигнал с выхода ФНЧ 2 поступает на вход компрессора 3, где подвергается нелинейному преобразованию с целью расширения динамического диапазона сигнала, что необходимо из-за ограниченного числа двоичных разрядов АЦП. С выхода компрессора 3 сигнал поступает на вход АЦП 4, где преобразуется в цифровой код с частотой f 6 (выборок), определяемой частотой следования импульсов запуска, приходящих на управляющий вход АЦП 4 с первого выхода блока 7 формирования управляющих импульсов. С выхода АЦП 4 цифровой коч поступает на пер30

35

40

45

50

55

вый информационный вход блока 5 оперативной памяти и под действием управляющих сигналов, приходящих на управляющий вход блока 5 с второго выхода блока 17, с частотой fB записывается в оперативную намять по текущему адресу, формируемому счетчиком 16 адреса и через сумматор 15 поступающему на адресный вход блока 5. При этом между двумя записями в память цифровых отсчетов происходит N циклов чтения из памяти по адресам, отличающимся от текущего и сформированным путем суммирования кодов задержек, поступающих на первый вход четвертого сумматора 15 с выхода блока постоянной памяти 14, и текущего адреса, поступающего на второй , вход сумматора 15 с выхода счетчика адреса 16. Блок 13 задания режима задает область постоянной памяти блока 14, откуда под действием управляющих сигналов, приходящих на второй вход блока 14, происходит считывание кодов задержек.

Таким образом формируются N сигналов, задержанных относительно входного на различное время, цифровые значения которых между циклами записи последовательно поступают на НАЛ 6, где преобразуются в аналоговые. С выхода ЦАП 6 задержанные сигналы поступают на вход экспандера 7, осуществляющего нелинейное преобразование, обратное компрессору 3 для восстановления первоначального масштаба сигнала, и далее на вход блока 8 распределения, где под действием управляющих сигналов, поступающих с шестого выхода блока 17 на управляющий вход блока 8, происходит разделение задержанных сигналов на две группы: с малыми задержками (например, менее 50 мс) и с большими задержками (более 50 мс). Группа сигналов с большими задержками поступает на вход второго сумматора 9, где осуществляется их взвешенное суммирование. С выхода второго сумматора 9 задержанные сигналы поступают на второй вход первого сумматора 1, где с регулируемым весом суммируются с входным сигналом и вновь поступают в канал обработки.

Другая группа сигналов (с малыми задержками) поступает на вход третьего сумматора 1П, тде осуществляется их взвешенное суммирование и далее,

череэ второй ФНЧ 11, подавляющий высокочастотные составляющие, присутствующие п спекте задержанных сигналов на второй вход блока 12 баланса, на первый вход которого приходит сигнал с входа устройства. Смешиваясь в регулируемой пропорции, эти сигналы поступают на выход устройства.

Рассмотрим более подробно работу цифровой части устройства, начиная с блока 17 формирования управляющих сигналов (фиг.2). Импульсы, поступаю5 щие с выхода мультивибратора 18 на счетный вход счетчика 19 тактов, последовательно увеличивают его содержимое, что приводит к последовательному увеличению значения адреса на

0 адресных входах ПЗУ 22, при этом происходит считывание информации ПЗУ, начиная с первой строки по шестнадцатую.

На управляющий вход блока 8 рас5 пределения (фиг.З) приходят сигналы с шестого выхода блока 17, т.е. с выхода счетчика 20 циклов блока 17. Во время первого цикла чтения информация с входа коммутатора 23 (фнг.З)

0 проходит на его первый выход, что определяется состоянием адресных входов коммутатора 23, на которые подается информация с выхода счетчика 20 циклов блока 17. В момент начала второго цикла чтения информация на адресных входах коммутатора 23 изменяется (увеличивается на единицу), при этом коммутатор 23 (фиг. 3) соединяет информационный пход блока с входом второго элемента 24 памяти, при этом конденсатор 25 второго элемента 24 памяти будет заряжаться через сопротивление открытого ключа коммутатора 23. К концу второго цикла

5 чтения на конденсаторе установится значение напряжения, равное напряжению на входе блока 8 распределения. Во время третьего цикла чтения заряжается конденсатор третьего элемента

0 24 памяти и т.д. Во время циклов чте-- ния, в которых не происходит обргще- ние к данному элементу памяти, конденсаторы 25 элементов 2А памяти практически не разряжаются (с одной

5 стороны в цепи разряда конденсатора 25 - сопротивление разомкн- того кттю- ча 23, с друпй - входное сопротччле- ние операционного усилителя 26 п неинвертирующем включении, значения ко5

0

71

торых велики); В результате на выходах блока 8 появляются аналоговые сигналы, задержанные относительно входного на различные времена. Далее осуществляется суммирование задержанных сигналов в сумматорах 9 и 10, Весовые коэффициенты суммирования задежанных сигналов выбираются в соответствии с экспоненциальным законом (че больгае время задержки, тем меньше коэффициент)„

В результате реализуемая в устройстве реверберационная характеристика весьма близка к реверберационной ха- рактеристике реального помещения.

Формула изобретения

1, Устройство реверберации, содер- жащее последовательно соединенные первый сумматор, вход которого является входом устройства, первый фильтр нижних частот, компрессор, аналого- цифровой преобразователь, блок опера- тивной памяти и цифро-аналоговый преобразователь, а также счетчик адреса, блок формирования управляющих сигналов, блок задания режима, экспандер, второй фильтр нижних частот и блок баланса, вход которого соединен с входом устройства, а выход является выходом устройства, при этом первый выход блока формирования управляющих сигналов подключен к управляющему входу аналого-цифрового преобразователи, а второй выход - к управляюще- му входу блока оперативной памяти, отличающееся тем, что, с целью повышения качества звучания, в него введены блок постоянной памяти, второй, третий, четвертый сумматоры и блок распределения, первый выход которого через второй сумматор

подключен к другому входу первого сумматора, второй выход через третий сумматор подключен к входу второго фильтра нижних частот, выход которого соединен с другим входом блока ба45

3.Устройство по п. 1, отличающееся тем, что блок распределения содержит аналоговый комму татор и элементы памяти, при этом аналоговый коммутатор имеет один инланса, информационный вход блока рас- Q Формацнонный вход, являющийся информационным входом блока распределения, L адресных входов, являющихся управляющими входами блока, и выходов, к каждому из которых подсое динены элементы памяти, первые К и N выходов элементов памяти являются первыми выходами блока распределения, остальные N-K выходов элементов памяти - его пторым выходом.

пределения подключен через экспандер к выходу цифроаналогового преобразователя, выход блока задания режимов подключен к первому входу блока постоянной памяти, выход которого подключен к первому входу четвертого сумматора, выход которого подключен к адресному входу блока оперативной памяти, а второй вход подключен к

8

5

0 5 0 о

5

5

выходу счетчика адреса, первый и второй входы которого подключены соответственно к третьему и четвертому выходам блока формирования управляющих сигналов, пятый выход которого подключен к второму входу блока постоянной памяти, а шестой - к управляющему входу блока распределения.

2,Устройство по п. 1, о т л и - чающееся тем, что блок формирования управляющих сигналов содержит мультивибратор, счетчик тактов, счетчик циклов, постоянное запоминающее устройство и схему совпадения, при этом выход мультивибратора соединен со счетным входом счетчика тактов, выход которого соединен с входом счетчика циклов, выходы счетчика тактов соединены с младшими адресными входами постоянного запоминающего устройства, выходы счетчика циклов соединены со входами схемы совпадения, выход которой соединен со старшим адресным входом постоянного запоминающего устройства, первый выход которого является первым выходом блока формирования управляющих сигналов, второй, третий и четвертый выходы постоянного запоминающего устройства - его вторым выходом, пятый и шестой выходы постоянного запоминающего устройства - третьим и четвертым выходами блока формирования управляющих сигналов, шестой выход постоянного запоминающего устройства совместно с выходами счетчика циклов образуют пятый выход блока формирования управляющих сигналов, выходы счетчика циклов являются шестым выходом блока формирования управляющих сигналов, а седьмой выход постоянного запоминающего устройства соединен с входом сброса счетчика циклов„

3.Устройство по п. 1, отличающееся тем, что блок распределения содержит аналоговый коммутатор и элементы памяти, при этом аналоговый коммутатор имеет один инФормацнонный вход, являющийся инфор

мационным входом блока распределения, L адресных входов, являющихся управляющими входами блока, и выходов, к каждому из которых подсоединены элементы памяти, первые К и N выходов элементов памяти являются первыми выходами блока распределения, остальные N-K выходов элементов памяти - его пторым выходом.

ЈLf

v

«;.

I

fffMtf

at

L

±

s

tf

E

Sf

SV

$%У

% н

(щ.

т . v рощ ojfty fOjf/u nodoufq fi/9g fji/

шйдшзь tnutxk

ЪПф

гзпф

рохтд лошэат/

fffMtfr

s

E

Sf

SV

$%У

% н

(щ.

рощ nodoufq fi/9g fji/

ZJ

Изобретение относится к классу звукошумовых устройств, осуществляющих обработку электрического звукового сигнала, и может быть использовано при записи и воспроизведении звука. Целью изобретения является повышение качества звучания. Устройство содержит цепь формирования задержанных сигналов, содержащую сумматор, фильтры нижних частот, компрессор с экспандером, аналого-цифровой и цифроаналоговый преобразователи, блок оперативной памяти, управляемый блоком формирования управляющих сигналов, а также блок баланса, формирующий выходной сигнал. В предлагаемом устройстве в цепь формирования задержанных сигналов введены блок распределения и сумматоры, а в цепь управления блоком оперативной памяти - блок постоянной памяти с сумматором, что позволяет получить высокую плотность задержанных сигналов за счет считывания из блока оперативной памяти задержанных сигналов между двумя циклами записи с последующим их разделением, причем сигналы с меньшими задержками поступают на выход устройства, а сигналы с большими задержками - на вход устройства для дальнейшей обработки. 2 з.п.ф. 3 ил.

/IVZS SI

frit

I ..,

.Lef

. ,.| к .. ...ИI

гУУ-А тУ

гч

С

1 i И

i i i i

LjSiLJLJLjLJLJLJ

уФ jrФ y fe

IJ

v второй Выход

Составитель А, Катаев Редактор Л, Гратилло Техред Л.Олийнык Корректор 0, Ципле

Заказ 493

Тираж 316

ВНИИПИ Государственного комитета по изобретениям н открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

.Left

ИI

тУ

ll

1 i И

i

LjLJLJL

Фие.З

v второй Выход

Подписное