Устройство для формирования базисно-тригонометрических функций Советский патент 1993 года по МПК G06G7/26 

(Л

с

Изобретение относится к вычислительной технике, предназначено для формирования сложных структур сообщений, фазо-частотного синтеза и может быть использовано в системах при решении задач в гидро- и радиолокации, акустике и медицине, в системах анализ-синтез речевых сигналов, в адаптивных системах. Цель изобретения - расширение класса решаемых задач за счет введения алгоритма независимого управления структурой и параметрами выходного сигнала. Устройство содержит генератор тактовых импульсов, два счетчика, два регистра, накапливающий сумматор, блок памяти, три цифроаналоговых преобразователя, блок постоянной памяти, фильтр нижних частот, два дешифратора, три мультиплексора, коммутатор и накопитель фазы. 1 з.п.ф-лы, 3 ил.

Изобретение относится к вычислительной технике, предназначенс для формиро ван ия сложных структур сообщений, фаз Иастотногр синтеза и может быть использовано в систзмах при решении задач в п/дро и радиолокации, акустике и меди- цин е, в системах анализ-синтез речевых сигналов, в адаптивных системах.

Известен цифровой генератор частоты, содержащий генератор тактовых импульсов) два счетчика, коммутатор, блок посто- яиного и два блока оперативного запоминающих устройств, сумматор, элемент И и два регистра, принцип которого основан на формировании цифровых после- дов|ательностей, образующих сетку частот.

Недостатками известного цифрового генератора частот являются: регулярность cetkn частот и отсутствие возможности изменения ее последовательности; ограничения, накладываемые на соотношение кода

частоты и номера разряда сумматора с Последовательной передачей информации; функциональные ограничения по реализации множества алгоритмов; отсутствие возможности формирования сложного сигнала, содержащего в каждый момент времени множество спектральных составляющих информативных частот.

Наиболее близким техническим решением, выбранным в качестве прототипа, является формирователь многочастотного сигнала, содержащий генератор тактовых импульсов, счетчики, формирователь импульсов, два блока памяти, регистры, цифро-аналоговые преобразователи, цифровую Линию задержки, сумматоры, управляемый инвертор и фильтр нижних частот. Совокупность указанных элементов и их взаимосвязи позволяют реализовать принцип кусочно-линейной аппроксимации при

О

кэ ел ю

Сд

произведении синусоидального выходного сигнала.

Недосгатками известного устройства являются: ограничение функциональных возможностей, связанное с алгоритмическими особенностями устройства; узкий ди- апазон и стационарность частотных составляющих, отсутствие гибкого управления структурой и уровнем выходного сигнала, исключена возможность по нормированию уровня выходного сигнала при использовании переменного количества ча- стотообразующйх составляющих.

Цель изобретения - расширение класса решаемых задач за счёт введения алгоритма распределённого управления структурой и параметрами выходного сигнала,

Указанная цель достигается тем, что в устройство формирования базисно-триго- нометрических функций, содержащее генератор тактовых имНульсов, соединенный выходом со счетным входом первого счетчика, вход параллельной загрузки которого подключен к выходу подтверждения записи первого регистра и соединен со входами СБРОС второго счетчика и накапливающего сумматора, выход переноса соединен с входами записи первого и второго регистров, информационный вход соединен с первым информационным выходом блока памяти, второй информационный выход которого соединен с информационным входом, первого цифро-аналогового преобразователя, третий информационный выход соединен с первым адресным входом постоянного запоминающего устройства, информационный выход которого подключен к информационному входу накапливающего сумматора, выход подтверждения записи которого соединен со счетным входом второго счетчика, информационный вь ход которого соединен с информационным входом второго регистра, а информационный выход накапливающего сумматора соединен с информационным входом первого регистра, информационный выход которого является цифровым выходом устройства и соединен с информационным входом второго цифро-аналогового преобразователя, выход которого подключен ко входу опорного напряжения первого цифро-аналогового преобразователя, соединенного выходом со входом фильтра нижних частот, а выход последнего является аналоговым выходом устройства, введены первый дешифратор, адресный вход которого является адресным входом устройства, вход разрешения является входом обращения к устройству, а информационный выход подключен ко входу обращения блока памяти, первый мультиплексор, первый информационный вход которого соединен с четвертым информацион- . ным выходом блока памяти, второй дешифратор, адресный вход которого сое5 динен с информационным выходом первого мультиплексора, второй мультиплексор, информационный вход которого соединен с Пятым информационным выходом блока па- мяти, а выход подключен к второму адрес0 ному входу постоянного запоминающего устройства, третий мультиплексор, информационный вход которого соединен с шестым информационным выходом блока памяти, адресный вход соединен с адрес5 ным входом второго мультиплексора, вторым информационным входом первого мультиплексора и первым информационным выходом первого счетчика, а выход со- единен с третьим адресным входом

0 постоянного запоминающего устройства и информационным входом второго счетчика, коммутатор, управляющий вход которого подключен к седьмому информационному выходу блока памяти и соединен со входом

5 СБРОС первого счетчика и входом управле.-. ния первого мультиплексора, первый вход

подключен ко второму информационному

выходу первого счетчика и соединен с входом записи накапливающего сумматора,

0 второй вход соединен с входом записи блока памяти и является входом записи устройства, третий цифро-аналоговый преобразователь, информационный вход которого соединен с информационным выходом

5 второго регистра, выход соединен со входом опорного напряжения второго цифро- аналогового преобразователя, а вход опорного напряжения является входом устройства, накопитель фазы, информацион0 ный выход которого соединен с четвертым адресным входом постоянного запоминающего устройства, первый и второй входы записи соединены соответственно с первым л вторым выходами коммутатора, вход

5 разрешения соединен с информационным выходом второго дешифратора, а информационный вход соединен с информационным входом блока памяти и является

; информационным входом устройства.

0 Накопитель фазы содержит первый блок регистров, информационные входы которых объединены и подключены к информационному входу блока памяти и информационному входу устройства, входы

5 записи объединены и соединены со вторым выходом коммутатора, информационные выходы регистров первого блока регистров соединены с первыми информационными входами блока сумматоров соответственно, входы разрешения регистров первого блока

регистров подключены к информационному выходу второго дешифратора и соединены cd входами разрешения регистров второго блока регистров соответственно, информационные входы которых подключены к ин- ффрмационным выходам соответствующих сумматоров, входы записи объединены и со- еДинены с первым выходом коммутатора, информационные выходы объединены и соединены со вторыми информационными входами сумматоров и четвертым адресным входим постоянного запоминающего уст- рфйства.

. | На фиг. 1 представлена структурная схеме устройства; на фиг.2 - структурная схема нфкопителя фазы; на фиг.З - структурная сЯема первого счетчика.

: Устройство формирования базисно- тригонометрических функций содержит ге- нфратор 1 тактовых импульсов, первый 2 счетчик, первый 3 регистр, содержащий цифровой выход 10 устройства, второй 4 сметчик, накапливающий сумматор 5 (НС 5), второй 6 регистр, блок памяти 7 (БП 7), включающий входы устройства информационный 26 и записи 22, первый 8 цифро- аналоговый преобразователь (ЦАП 8), постоянное запоминающее устройство 9 (ПЗУ 9), второй ЦАП 11, фильтр нижних час- тфт 12 (ФНЧ 12), содержащий аналоговый выход 13 устройства, первый 14 дешифратор, включающий входы устройства адрес- н|ый- 15 и обращения 16, первый 17 мультиплексор, второй 19 и третий 20 муль- т плексоры, коммутатор 21, третий ЦАП 23, включающий вход 24 опорного напряжения устройства, накопитель фазы 25 (НФ 25), Накопитель фазы 25 содержит первый блок регистров 27.1,..27.т, блок сумматоров 2jB.i ...28.m и второй блок регистров 2..1...29.гл. Первый 2 счетчик содержит последовательно соединенные счетчики 30 и 31.,

, Первый 2 счетчик предназначен для синхронизации работы накопителя фазы 25, накапливающего сумматора 5 и формирова- н|ия сигналов завершения выполнения цикла работы устройства.

i Первый 17 мультиплексор предназначен для мультиплексирования двух потоков информации, один из которых используется в режиме программирования (от блока па- м|яти 7), а второй (от первого 2 счетчика) - в режиме формирования выходного сигнала.

Первый 14 дешифратор предназначен для преобразования адресной информации, Поступающей по адресному входу 15. в сигналы инициализации областей памяти в блоке памяти 7, в которые записываются

соответствующие информационные данные.

Блок памяти 7 выполняет функцию хранения управляющей информации, функцио- 5 нально ориентированной на: установку режимов работы устройства с помощью коммутатора 21, первого 17 мультиплексора и первого 2 счетчика; выбор области ПЗУ 9, в которой содержится информация о соот0 ветствующей функции выходного сигнала; сопряжение числа инициированных (программно определенных) каналов накопителя фазы 25 с результатом накопления информации в накапливающем сумматоре 5

5 посредством управления ПЗУ 9 через третий 20 мультиплексор; управление уровнем выходного сигнала через первый ЦАП 8; управление номером канала в накопителе фазы 25 в режиме программирования через

0 первый 17 мультиплексор и второй 18 дешифратор; программирование коэффициента деления первого 2 счетчика с целью расширения частотного диапазона формируемых выходных сигналов; задание режи5 мов воспроизведения щумоподобных сигналов с помощью второго 19 мультиплексора..

Второй 18 дешифратор предназначен для формирования распределенных во вре0 мени сигналов инициализации, обеспечивающих в дискретные моменты времени перевод в активное состояние каждого из m каналов накопителя фазы 25.

Многоканальный накопитель фазы 25

5 обеспечивает хранение констант фазовых приращений (A ij формирование независимых цифровых последовательностей с приращениями (Al, m) в каждом из m каналов, которые поступают на адресный вход ПЗУ 9

0 в мультиплексном режиме.

Коммутатор 21 предназначен для коммутирования сигналов записи в режиме программирования, поступающих со входа 22 устройства, и в режиме формирования

5 выходного сигнала устройства, поступающих со второго информационного выхода первого 2 счетчика.

Второй 19 мультиплексор предназначен для инициализации страниц ПЗУ 9, со0 держащих таблицы случайных .чисел, при воспроизведении сложной структуры сигнала с псевдослучайным распределением мгновенных числовых эквивалентов.

ПЗУ 9 предназначено для хранения ин5 формации, обеспечивающей преобразование входной цифровой последовательности в цифровое представление стандартных тригонометрических и нестандартных специальных функций, таблицы случайных чисел, а также страницы с нулевой информацией.

Третий 20 мультиплексор предназначен для включения (отключения) функциональной страницы ПЗУ 9 при программно опре- деленном, в соответствии с выполняемым алгоритмом, канале накопителя фазы 25.

Накапливающий сумматор 5 и первый 3 регистр предназначены соответственно для накопления текущих значений, программно определенных каналов накопителя фазы 25 и преобразованных в ПЗУ 9, на интервале цикла инициализации всех каналов накопителя фазы 25 и хранения результата предыдущего рабочего цикла соответственно.

Второй 4 счетчик и второй б регистр предназначены для подсчета числа каналов накопителя фазы 25, используемых для реализации заданной функции, и хранения зафиксированного числа во втором 4 счётчике на протяжении каждого рабочего цикла опроса каналов накопителя фазы 25 соответствен но, что позволяет выполнять автоматическое нормирование уровня выходного сигнала в cootветствии с числом программно определённых каналов накопителя фазы 25, т.е. числа частотообразующих составляющих.

Третий ЦАП 23 совместно со вторым 4 счётчиком и вторым 6 регистром предназиа- чен для преобразования входного опорного напряжения в выходное напряжение, которое пропорционально количеству программно инициированных каналов накопителя фазы 25.

Второй ЦАП 11 предназначен для преобразования цифровых данных, поступающих от первого 3 регистра, е пропорциональное аналоговое напряжение реализуемой функции.

Первый ЦАП 8 предназначен для управления уровнем выходного сигнала в диапазоне разрядности цифрового кода, поступающего с блока памяти 7.

Взаимодействие элементов устройства (фиг. 1) описывается двумя режимами: программирования и воспроизведения функций. Рассмотрим каждый из них.

Режим программирования. В устройстве использован интерфейс Общая шина, который позволяетуправлять режимами работы, программировать вид реализуемой функции, задавать параметры и структуру выходного сигнала. В начальный момент по входу 16 поступает сигнал обращения, кото- рый производит установку в активное состояние первый 14 дешифратор. По адресной информации на входе 15 производится выбор одной из областей блока памяти 7, в которую записывается соответствующая

информация с информационного входа 26 сигналом записи, поступающего на вход 22 устройства. В состав блока памяти 7 входят информативные регистры управления режимами работы устройства с использованием первого 2 счетчика, первого 17 мультиплек- содра и коммутатора 21; задания функции и структуры выходного сигнала при задейст- вий ПЗУ 9 и второго 19 мультиплексора; управления количеством и номером каналов накопителя фазы 25 (НФ 25), которые необходимы для реализации конкретного алгоритма формирования структуры выходного сигнала, для чего используется третий 20 мультиплексор; управления уровнем выходного сигнала с использованием первого ЦАП 8; распределения и идентификации каналов НФ 25 в режиме программирования с использованием первого 17 мультиплексора и второго 18 дешифратора; управления формированием частотных свойств выходного сигнала с помощью 2 счетчика.

Алгоритм программирования включает формирование следующих сигналов управления: установка коммутатора 21 в режим передачи сигналов записи, поступающих со входа 22, которые осуществляют запись констант A i в первый блок регистров 27. Т...27.т (фиг,2), переключение первого 17 мультиплексора в режим передачи информации от блока памяти 7, которая с помощью второго 18 дешифратора обеспечивает инициализацию одного из m регистров первого блока регистров, и установку первого 2 счетчика по входу СБРОС в нулевое состояние. После записи соответствующей информации в блок памяти 7, определяющей тип формируемой функции, структуру и частотные характеристики выходного сигналаг уровень выходного сигнала, устройство готово к работе, Режим воспроизведения программно определенной функции выходного сигнала. Запуск устройства осуществляется путем записи ,в блок памяти 7 информации, по которой производится переключение коммутатора 21 в режим трансляции сигналов Записи, поступающих от первого 2 счетчика на входы записи второго блока регистров 29.1..,29.т (фиг.2), установка первого 17 мультиплексора в режим передачи выходного состояния первого 2 счетчика и перевод первого 2 счетчика в активный режим (снимается активный уровень сигнала со входа СБРОС).

Первый 2 счетчик, синхронизируемый импульсной последовательностью генератора 1 тактовых импульсов, формирует временную диаграмму в соответствии с алгоритмом работы двоичного счетчика. Выходная числовая последовательность пер- вогр 2 счетчика с помощью первого 17 мультиплексора, второго 18 дешифратора и третьего 20 мультиплексора ставит в соотве- ств юе номер инициированного канала НФ 25 л номера страницы ПЗУ 9 (канал включен - страница с информацией о функций, ка ал выключен - страница с нулевой информацией), выходная информация НФ 25 поступает на четвертый адресный вход ПЗУ 9. $сли по третьему адресному входу ПЗУ 9 (вьЬод третьего 20 мультиплексора) поступает информация, отображающая инициализацию rri-го канала НФ 25, то на выходе ПЗУ 9 будет присутствовать информация о фаре сигнала, пропорциональная константе (А I, т) и номеру цикла обработки (цикл обработки - дискретный интервал времени активизации всех каналов НФ 25), которая записывается по фронту Т (1.0) в накапливающий сумматор 5 (НС 5). Если канал не вы- брЬн, то выходная информация НС 5 будет соответствовать той, которая была записана пр и ранее инициализированном канале

НФ25.

В цикле обработки информации в цепи 25, ПЗУ 9 и НС 5 параллельно выполня: етёя анализ числа инициализированных каналов с помощью второго 4 счетчика и зарись результата во второй 6 регистр. При выбранном канале на выходе третьего 20 мультиплексора появляется сигна-:, который поступает на вход разрешения счета втЬрого 4 счетчика и разрешает изменения состояния счетчика на единицу при появле- Hi/ и на счетном входе фронта Т (1.0) импульсе в подтверждения записи (готовность вь ходных данных) НС 5. После активизации псследнего канала НФ 25 на выходе пере- пслнения первого 2 счетчика формируется импульс, по фронту Т (1.0) которого производится запись выходного состояния НС 5 в первый 3 регистр и выходного состояния ( инициализированных каналов) второго 4 счетчика во второй 6 регистр. Завершением операции накопления приращений в НС 5 от всех каналов НФ 5 и записи результата в первый 3 регистр в каждом цикле работы НФ 25 является формирование импульса готовности данных на выходе перво- гр 3 регистра, который производит обнуление НС 5, второго 4 счетчика и за- грузку.параллельного кода в первый 2 счет- Ч1/1К. Выходная информация второго б регистра, отображая количество инициализированных каналов НФ 25, поступает на информационный вход третьего ЦАП 23, в котором производится преобразование и формирование сигнала опорного напряжения для второго ЦАП 11. Во втором ЦАП 11

производится преобразование цифрового кода формируемой функции в нормирован ный (за счет преобразования в ЦАП 23) по уровню аналоговый сигнал. Первый ЦАП 8

5 осуществляет преобразование выходного сигнала ЦАП 11 в уровень напряжения выходного сигнала устройства в соответствии с цифровым кодом, поступающего от блока памяти 7. После фильтрации высших гармо0 ник в фильтре 12 нижних частот на выходе 13 устройства будет присутствовать сигнал (при формировании выходного сигнала с одной частотообразующей) с частотой импульсной последовательности сигналов

5 переноса (fp) первого 2 счетчика

feb.x(i,m,f) ,

где В - максимальная величина емкости од0 ного канала НФ 25. fBbix-зависит как от величины константы А I, так и от значения fp. Такая функциональная зависимость позволяет расширить программно задаваемый частотный диапазон выходных сигналов ус5 тройства и обеспечивается схемотехническим решением первого 2 счетчика (фиг.З) Наличие информационной связи между блоком памяти 7 и ПЗУ 9 позволяет, используя алгоритм работы устройства, формиро0 вать сигналы различной формы и структуры, описываемые как простыми тригонометрическими зависимостями, так и сложными математическими описаниями. Рассмотрим один из алгоритмов синтезирования слож5 ного сигнала с одновременной амплитудной и фазовой манипуляцией (или в производной от фазы частотной).

Использование m каналов в НФ 25 позволяет синтезировать множество сигйа0 лов, информативность которых описывается огибающей (меняющейся амплитудой) и фазой. Если в k-й канал НФ 25 записана константа А (А I (п 1,2,3...) и установлена страница ПЗУ 9 формирования

5 гармонического сигнала (например, синус), то выходной сигнал устройства будет представлен как f(Ai) sin Al, при этом на выходе 10 будет присутствовать его цифровой эквивалент. Отметим, что информационная ем0 кость каждого канала НФ 25 равна 2П. На каждом периоде воспроизведения функции будет присутствовать модуляция фазы в пределах Al. Последовательность одноразрядных чисел, входящих в многоразрядное

5 слово k-ro канала и принимающих значения логической О и 1, определяется вероятностью близкой к 0,5, а вероятность появления q-ro числа равна 1/2. Следовательно, числовая последовательность и ее энергетический спектр описываются равномерным законом распределения.

При ориентации устройства на воспроизведение сложной структуры сигнала, составными сигналами которого являются белый шум и нормированный, например, синусоидальный сигнал, в блок памяти 7 записывается дополнительная информация, которая поступает на информационныйк вход второго 19 мультиплексора. Выходной сигнал второго 19 мультиплексора будет производить установку страниц ПЗУ 9 по Следующему расписанию: выбранный канал, предназначенный для формирования синусоидального сигнала, подключается к странице ПЗУ 9 воспроизводимой функций, а каналы, предназначенные для формирования псевдослучайной последовательности, подключаются к странице ПЗУ 9 случайных чисел. При инициализации в течение каждо- го цикла (m-k) каналов НФ 25 в накапливающем сумматоре 5 будет производиться накопление текущего значения синусоидальней составляющей и потока псевдослучайных чисел, поступающих от k каналов НФ 25. При завершении каждого цикла в первом 3 регистре будет фиксироваться пр- ток случайных чисел, которые после преобразования во втором ЦАП 11 будут представлять в аналоговой форме синусои- дальную частоту с флюктуирующей фазой (случайной величиной) в каждом цикле. Как было сказано выше, использование второго 4 счетчика, второго 6 регистра и третьего ЦАП 23 позволяют производить нормйрова- ние по уровню выходной сигнал, что положительно сказывается на качестве выходного сигнала устройства.

Зная закон (математическое описание) изменения фазоамплитудных м/или значе- ний воспроизводимой функции, достаточно легко ее воспроизвести. По известному значению периода выходного сигнала и количеству циклов в нем рассчитывается изменение амплитуды на полупериоде вое- произведения двухсторонней огибающей выходного сигнала,.

Ф о р мула из о б р е те н и я

информационному входу накопителя фазы, входы записи соединены с вторым входом записи накопителя фазы, информационные выходы регистров первого блока соединены с первыми информационными входами сумматоров блока соответственно, входы разрешения регистров первого блока подключены к входу разрешения накопителя фазы и соединены с входами разрешения регистров второго блока соответственно,

информационные входы которых подключены к информационным выходам соответствующих сумматоров блока, входы записи соединены с первым входом записи накопителя фазы, информационные выходы соединены с вторыми информационными входами сумматоров блока и информационным выходом накопителя фазы.