Устройство для сжатия информации Советский патент 1990 года по МПК G08C15/06 

критерий сжатия в канале выполняется выход в - через время /о{ при наличии любого из сигналов (выход I или выход 2) формируется сигнал на третьем выходе,, Сигнал с третьего выхода дешифратора 16 предназначен для выполнения записи ошибки кодирования с выходов регистра 17 канала 1 в узел 21 второго информационного канала 2,

По потенциалу разрешения работы с управляющего входа дешифратора 16 формирователь 24 формирует импульс, который стробирует дешифратор 25. На информационных входах дешифратора 16 установлен сигнал, отображающий результат проверки критерия сжатия в первом канале 1. На одном из двух выходов дешифратора 25 появляется юдин из сигналов (критерий сжатия

40

45

Как только установится сигнал на выходе четвертого разряда регистра 47, то он поступает на четвертый выход блока 38 в качестве сигнала выполнения критерия сжатия в канале Кроме того, этот сигнал через элемент ИЛИ 49 поступает на пятый выход блока 38 и через элемент ИЛИ 44 приводит блок 38 в исходное состояние (устанавливает в нулевое состояние триггер 43 и регистр 47), заканчивая текущий цикл работы узла 21 коррекции (фиг.7).

Блок 35 буферной памяти (фиг„9) предназначен для хранения и сдвига четырех значений ошибок кодирования„ Сигнал с первого входа управления обеспечивает запись данных в регистры 51 через информационный последовательный вход. Сигнал на втором входе управления обеспечивает выбор одно- « го из направлений приема данных, т0ев является адресным сигналом для мультиплексора 50. Сигналом с третьего входа управления регистры 51 блока 35 приводятся в нулевое состояние, Выходные данные блока 33 снимаются с вы ходов четвертых разрядов регистров 51t

Влок 41 буферной памяти (фиг.10) предназначен для выбора максимального значения ошибки кодирования из поступающих на его входы пяти значений, Сигналом с третьего входа управления в регистр 55 заносится начальное значение ошибки кодирование с одного из информационных входов блока 41 Выбор информационного, ахода определяется сигналом на первом входе управления блока 41 Сигнал с четвертого входа управления приводит регистр 55 в нулевое состояние„ Элемент 53 сравнения постоянно сравнивает выходное и входное значения регистра 55 иэ если есть сигнал на втором входе уп - «равления, то в зависимости от сигнала на выходе элемента 53 сравнения может быть выполнен- запись данных Р регистр 55.

В предложенном устройстве используется более совершенный метод оценки кодирования по сравнению с известным устройством, что показано на фиг.13, где приведен пример оценкп ошибки кодирования с использованием специальной весовой функции еЈ и кусочно-линейной аппроксимации, Q Вычисление ошибки кодирования Јт и 8т выполняется относительно отсчета АС, Коэффициенты oi, и бб равны соответственно: оЈ, 0;,б; of-г -0,Jc

Значения ошибок Ј и Ј вычисляются по формулам:

6

0 Ы$Ј -A

ТО

5

(A4+A6)+rft-(Aa+Ae)J-As. 55

Имеем 6°w l,9; ,2.

Следовательно, ошибка кодировавши8 вычисленная с помощью специальной

весовой функцииoi, примерно в десять раз меньше ошибки кодирования, полученной с помощью кусочно-линейной аппроксимации, что обеспечивает повышенный коэффициент сжатия, т.е. увеличивает информативность устройства. Для постоянного сигнала на входе устройство имеет максимальный коэффициент сжатия, равный

N

0

5

0

5

0

5

0

5

где К - коэффициент сжатия;

N - число каналов сжатия, включенных в устройство. Для сигналов, величина которых изменяется- во времени, коэффициент сжатия будет меньше максимального.

Формула, изобретения

1 о Устройство для сжатия информации, содержащее блок буферной памяти и в каждом информационном канале блок памяти, первые выходы которого соединены с одноименными первыми входами первого вычитагеля, второй вычита- телъ, триггер, сумматор, в первом информационном канале инверсный выход триггера соединен с первым входом элемента ИЛИ, в каждом информационном канале, кроме первого, инверсный и прямой выходы триггера соединены с первыми входами соответственно первого элемента ИЛИ и узла коррекции, вторые выходы блока памяти соединены с одноименными первыми вводами блода сравнения, выход которого и выход второго вычитателя соединены соответственно с первым и вторым входами второго элемента ИЛИ, первые входы второго вычитателя первого информационного канала объединены с одноименными вторыми входами узлов коррекции всех информационных каналов, кроме первого, и являются первыми установочными входами устройства, первые информационные входы блоков памяти каждого последующего информационного канала подключены к одноименным первым входам блоков памяти каждого предьгаущего информационного канала, первые и вторые информационные входы блока памяти первого информационного канала соответственно являются информационными входами устройства и подключены к шине нулевого потенциала, первые информационные входы блока буферной памяти подключены к одноименным первым выходам блока памяти последнего информационного канала, выход элемента ИЛИ первого информационного канала соединен со счетным входом триггера и первым управляющим входом блока памяти второго информационного канала, выход первого элемента ИЛИ каждого предыдущего информационного канала, кроме первого и последнего, соединен со счетным входом триггера и первым управляющим входом блока памяти каждого последующего информационного канала, выход элемента ИЛИ последнего информационного канала соединен с управляющим входом блока буферной памяти, первые выходы которого являются первыми выходами устройства, вторые входы блоков сравнения всех информационных каналов, кроме первого, являются вторыми установочными входами устройства, отличающее- с я тем, что, с целью повышения информативности устройства, в него введены блок синхронизации, в первом информационном канале дешифратор, регистр и в каждом информационном канале блок аппроксимации, выполненный на сумматорах и перемножителях, выходы первого и второго сумматоров соединены с одноименными первыми входами соответственно первого и второго перемножителей, выходы первого и второго перемножителей блока аппроксимации соединены соответственно с одноименными первыми и вторыми входами сумматора, выходы которого соединены с одноименными вторыми входами первого вычитателя, счетный вход триггера и первый управляющий вход блока памяти первого информационного канала объединены и являются управляющим входом устройства, в первом информационном канале вторые и третьи выходы блока памяти соединены с одноимен- ными первыми входами соответственно первого и второго сумматоров блока аппроксимации, выходы первого вычитателя соединены с одноименными информационными входами регистра и вторыми входами второго вычитателя, выходы которого и прямой выход триггера соединены соответственно с одноименными информационными и управляющим входами дешифратора, первый выход которого соединен с первым управляющим входом регистра и вторым входом элемента ИЛИ, второй выход соединен с вторыми управляющими вхо0

5

0

5

0

5

0

5

0

5

дами регистра и блока памяти, одноименные первые входы вторых вычита- телей всех информационных каналов, кроме первого, объединены соответственно и подключены к одноименным первым установочным входам устройства, в каждом информационном канале, кроме первого, выход второго элемента ИЛИ соединен с третьим входом узла коррекции, выходы первого вычитателя соединены с одноименными вторыми входами второго вычитателя и четвертыми входами узла коррекции, первый и второй выходы которого соединены соответственно с вторым входом первого элемента ИЛИ и вторым управляющим входом блока памяти, четвертые и пятые выходы блока памяти первого информационного канала соединены соответственно с одноименными первыми входами второго сумматора блока аппроксимации и с одноименными вторыми информационными входами блока памяти второго информационного канала, третьи выходы блока памяти каждого информационного канала, кроме первого п последнего, соединены с одноименными вторыми входами первого сумматора блока аппроксимации каждого предыдущего информационного канала и одноименными первыми входами второго сумматора блока аппроксимации каждого последующего информационного канала, четвертые выходы блока памяти каждого информационного канала, кроме первого и последнего, соединены с одноименными первыми входами первого сумматора блока аппроксимации своего информационного канала и вторыми входами второго сумматора блока аппроксимации каждого предыдущего информационного канала, пятые выходы блока памяти каждого предыдущего канала, кроме первого и последнего, соединены с одноименными третьими входами блока сравнения своего информационного канала и вторыми информационными входами каждого последующего информационного канала, третьи информационные входы блоков памяти информационных каналов являются третьими установочными входами устройства, третьи выходы блока памяти последнего инфЬрмационного канала соединены с одноименными вторыми входами первого сумматора блока аппрокси мации предпоследнего информационного канала, четвертые выходы блока па23,

мяти последнего информационного канала соединены с одноименными первыми входами первого сумматора блока аппроксимации последнего информацией- ного канала и вторыми входами второго сумматора блока аппроксимации предпоследнего информационного канала, пятые выходы блока памяти последнего информационного канала соединены с одноименными третьими входами блока сравнения последнего информационного канала и вторыми информационными входами блока буферной памяти, вторые выходы«которого соединены с одно- именными вторыми входами первого сумматора блока аппроксимации последнего информационного канала, третьи выходы блока буферной памяти соединены с одноименными вторыми входами второго сумматора блока аппроксимации последнего информационного канала и являются вторыми выходами устройства, третий выход дешифратора и выходы регистра первого информационного канала соединены соответственно с пятым входом и одноименными шестыми входами узла коррекции второго информационного канала, третий и четвертые выходы узла коррекции каждого предыдущего информационного каналai кроме первого, соединены соответственно с пятым входом v одноименными шестыми входами узла коррекции каж- дого последующего информационного канала, седьмые и г сьмые входы узлов коррекции всех информационных каналов, кроме первого, являются соответственно четвертыми и пятыми установочными входами устройства, первый выход блока синхронизации соединен с девятыми входами узлов коррекции всех информационных каналов, кроме первого, и входами Сброс триггеров информационных каналов, второй выход блока синхрониэаци соединен с десятыми входами узлов коррекции всех информационных каналов, кроме первого, одноименные вторые входы первых перемножителей блоков аппроксимации информационных каналов объединены соответственно и являются шестыми установочными входами устройства, одноименные вторые входы вторых перемножителей блоков аппроксимации информационных каналов объединены соответственно и являются седьмыми установочными входами устройства

15

гЮ15 202530 44701124

2. Устройство по п. 1, отличающееся тем, что узел коррекции содержит перемножители, блоки памяти, элемент ИЛИ, коммутатор, блок управления, сумматор, элемент сравнения и дешифратор, выходы первого и второго перемножителей соединены соответственно с одноименными первыми и вторыми информационными входами коммутатора, выходы которого соединены с одноименными первыми входами сумматора, выходы которого соединены с одноименными первыми информационными входами первого, второго блоков памяти и первыми входами элемента сравнения, выход которого соединен с первым входом дешифратора, первый выход дешифратора соединен с первыми входами блока управления и элемента ИЛИ, выход которого соединен с первым управляющим входом первого блока памяти, выходы которого соединены с одноименными вторыми входами сумматора, первый выход блока управления соединен с вторым управляющим входом первого блока памяти и с первым управляющим входом второго блока памяти, второй выход блока управления соединен с управляющим входом коммутатора, третий выход соединен с вторым входом дешифратора и вторым управляющим входом второго блока-, памяти, второй вход блока управления объединен с третьим управляющим входом второго блока памяти и является первым входом узла коррекции, вторые входы элемента сравнения и третий вход дешифратора являются соответственно вторыми и третьим входами узла коррекции, вторые информационные входы второго блока памяти объединены соответственно с одноименными первыми входами первого и второго перемножи- телей и являются четвертыми входами узла коррекции, второй вход элемента ИЛИ, вторые информационные входы первого блока памяти, вторые входы первого, второго перемножителей, третий и четвертый входы блока управления являются соответственно пятым, шестыми, седьмыми, восьмыми, девятыми и десятыми входами узла коррекции, второй выход дешифратора соединен с третьим управляющим входом первого блока памяти, четвертым управляющим входом второго блока памяти, пятым входом блока управления и является первым, выходом узла коррекции, чет35

вертый, пятый выходы блока управления и выходы второго блока памяти являются соответственно вторым, третьим и четвертыми выходами узла кор- рекции0

3. Устройство по п. 2,.отличающееся тем, что блок управления содержит элемент задержки, триггер, элементы ИЛИ, элемент И, элемент постоянной памяти, регистр и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента задержки соединен с входом установки в 1 триггера, выход первого элемента ИЛИ соединен с входами установки в О триггера и регистра, выход элемента постоянной памяти соединен с информационным входом регистра, первые выходы которого соединены с одноименными входами элемента ИСКЛЮ-

ЧАКЩЕЕ ИЛИ, управляющий вход регистра, вход элемента задержки, первый вход первого элемента ИЛИ, первый вход элемента И и первый вход второго элемента ИЛИ являются соответственно первым-пятым входами блока управления, выход триггера соединен с вторым входом элемента И и является первым выходом блока управления, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И являются соответственно вторым и третьим выходами блока управления, второй выход регистра соединен с вторым входом второго элемента ИЛИ и является четвертым выходом блока управления , выход второго элемента ИЛИ соединен с вторым входом первого элемента ИЛИ и является пятым выходом блока управления.

Изобретение относится к электросвязи и может быть использовано в телеметрических системах. Устройство осуществляет конвейерную обработку последовательной информации, исключая избыточные отсчеты с помощью специальной весовой функции, что повышает информативность устройства. Устройство содержит информационные каналы 1,2, блок 3 синхронизации, блоки 4,5, 18 буферной памяти, блок 6 аппроксимации, включающий в себя перемножители 7,8 и сумматоры 9,10, вычитатели 12,13, счетные триггеры 14, элементы ИЛИ 15,20, дешифратор 16, буферный регистр 17, блоки 19 сравнения и узлы 21 коррекции. 2 з.п. ф-лы, 11 ил.

Фиг. 2

IBx.ynp.

ffl

rb

lump, fy.

L:

2инф.вх

Z вх. упр.

ЗчнФ.бх.

28

Вых.З ВыхЛ Вых.1

26

д

28

и

ЬВых.2 Вых. 5

7Г7

г Т

J7MLJ

Фиг, 5

Фиг.В

g

Пых. Збых.

Фиг. 8

Фиг.Ю

Фиг.З

т i 16

12 8

б Фм. 11

8

/77