Устройство для считывания информации из доменной памяти Советский патент 1991 года по МПК G11C11/14 

Изобретение относится к вычислительной технике и может быть использовано для считывания информации из запоминающих устройств на цилиндрических магнитных доменах со счетными рабочим и компенсационным детекторами доменов

Цель изобретения - повышение надежности устройства за счет интегрирования считанного сигнала и разностного считывания данных.

На чертеже приведена схема устройства для считывания информации из доменной памяти

Устройство дпя считывания информации содержит мостовую схему 1, образованную рабочим 2 и компенсационным 3 детекторами доменов и первым и вторым токозадающими элементами 4 н 5Л первый и второй разделительные -элементы 6 и 7 в виде конденсаторов, блок 8 усилителей считывания, первый и второй интеграторы 9 и 10, первый, второй, третий и четвертый компараторы 11, 12, 13 и 14, первый и второй элементы ИЛИ 15 и 16, триггер 17, источник 18 порогового напряжения, первый, второй, третий и четвертый ключи 19, 20, 21 и 22 питания.

Блок усилителей считывания содержит резисторы 23 и 24, четыре дифференциальные пары, образованные

ел ел

00

к

р

транзисторами 25-26, 27-28, 29-30 и 31-32, ключи 33-36 стробирования, источники 37, 38 тока.

Первый интегратор включает в себя накопительные конденсаторы 39, 40 и дифференциальный усилитель 41.

Второй интегратор содержит нако- лительные конденсаторы 42, 43 и дифференциальный усилитель 44.

На чертеже показаны шина 45 нулевого потенциала, вывод 46 напряжения питания +Е|, вывод 47 напряжения питания -ЕЈ, первый и второй управляющие аходы 48 и 49 устройства, пер- 15 вый, второй, третий и четвертый входы 50 и 51, 52 и 53 стробирования устройства, вход 54 сброса, устройства и информационный выход 55 устройства.

На чертеже обозначены + и - 20 соответственно прямой и инверсный входы дифференциальных усилителей и компараторов, а также выходы положительного и отрицательного напряжений источника порогового напряжения; R - 25 вход установки в нулевое (О) и S - вход установки в единичное (1) состояние триггера.

Устройство работает следующим образом

С помощью мостовой схемы 1 осуществляется преобразование последовательности доменов, поступающей из регистра вывода накопителя доменной памяти, в последовательность -электрительной полярности); Уд - значение сигнала с учетом величины и полярно ти в такте Т2„ полученного в резуль те вычитания сигналов с детекторов 3 в двух соседних тактах считывания Т1 и Т2.

В таблице приведены значения сиг налов Cf, Yg. для различных код

JQ вых последовательностей а0, а , а.

Функция С к afc - afc , реализует ся в мостовой схеме 1, а функция Y С % - выполняется блоком 8 ус лителей считывания, интеграторами 9 и 10, компараторами 11-14, элемен тами ИЛИ 15 и 16 Для получения зна чения Y необходимы операция выборки значений сигналов с детекторов 2, 3, запоминание их на один времен ной такт и операция аналогового вычитания сигналов. Указанные операци выполняются парами транзисторов 2527-28, 29-30, 31-32, накопительными конденсаторами 39, 40 и 42, 43 первого и второго интеграторов.

Перед началом считывания информ ции триггера 17 под действием управ ляющего импульса на входе 54 сброса устанавливается в исходное нулевое состояние о Затем осуществляется поочередная со сдвигом во времени на один такт работа двух идентичных ка налов, выполняющих выборку значений сигналов с детекторов 2, 3 в двух соседних тактах ВМП, их вычитание

30

ческих сигналов о Функционирование уст-35 и-хранение в течение определенного

15а .

20 25 5582264

тельной полярности); Уд - значение сигнала с учетом величины и полярности в такте Т2„ полученного в результате вычитания сигналов с детекторов 2, 3 в двух соседних тактах считывания Т1 и Т2.

В таблице приведены значения сигналов Cf, Yg. для различных кодоJQ вых последовательностей а0, а , а.

Функция С к afc - afc , реализуется в мостовой схеме 1, а функция Y С % - выполняется блоком 8 усилителей считывания, интеграторами 9 и 10, компараторами 11-14, элементами ИЛИ 15 и 16 Для получения значения Y необходимы операция выборки значений сигналов с детекторов 2, 3, запоминание их на один временной такт и операция аналогового вычитания сигналов. Указанные операции выполняются парами транзисторов 2526,, 27-28, 29-30, 31-32, накопительными конденсаторами 39, 40 и 42, 43 первого и второго интеграторов.

Перед началом считывания информ,- ции триггера 17 под действием управляющего импульса на входе 54 сброса устанавливается в исходное нулевое состояние о Затем осуществляется поочередная со сдвигом во времени на один такт работа двух идентичных каналов, выполняющих выборку значений сигналов с детекторов 2, 3 в двух соседних тактах ВМП, их вычитание

30

Изобретение относится к вычислительной .технике и может быть использовано для считывания информации из запоминающих устройств на цилиндричес- ки-х магнитных доменах со смежными рабочими и компенсационными детекторами доменов Цель изобретения - повышение надежности за счет интегрирования считанного сигнала и разностного считывания данных Устройство для считывания информации из доменной печи содержит мостовую схему 1, образованную рабочим 2 и компенсационным 3 детекторами доменов и первым и вторым токозадающими элементами 4 и 5, разделительные элементы 63 7 в виде конденсаторов, блок 8 усилителей считывания, интеграторы 9, 10, компараторы 11-14, элементы ИЛИ 15, 16, триггер 17, источник 18 порогового напряжения и ключи 19-22 питания. Надежность считывания повышается за счет подавления высокочастотных помех интеграторами и реализации разностного считывания в двух соседних циклах вращающегося магнитного поля. 1 ил., 1 табл„ (Л с

ройства основано на том, что максимальное значение разности амплитуд двух сигналов 1 или дву« сигналов О в двух соседних циклах вращающегося магнитного поля (ВМП) меньше минимального значения разности амплитуд сигналов 1 и О или О и 1 в соседних циклах ВМП.

Вычитание сигналов с детекторов в двух соседних тактах считывания, являясь основной операцией, обеспечивающей компенсацию помех, предопределяет алгоритм работы устройства. Пусть а0, а% - информационная

последовательность доменов, поступающая на вход мостовой схемы 1 (единице соответствует наличие домена, нулю - отсутствие его) в тактаж считывания ТО, Т1, Т2; С,,, С4- значение сигналов на выходах мостовой схемы 1 в тактах Т1, Т2 (0 - отсутствие сигнала, +1 - сигнал положительной полярности, - 1 - сигнал отрица

времени результата вычитания. Первый канал включает в себя две пары транзисторов 25-26, 27-28 два накопитель нызс конденсатора 42 435 источник 37 тока, ключи 33, 34, 19, 20 и дифференциальный усилитель 44| второй канал - пары транзисторов 29-30; 31-323 накопительные конденсаторы 39S 40, источник 38 тока, ключи 35, 36, 21, 22 и дифференциальный усилитель 41.

В исходном состоянии ключи разомкнуты. В начале первого из двух тактов под воздействием управляющего импульса на нходе 44 ключи 19, 20 питания амыкаются на время, необзсо димое для заряда накопительных конденсаторов 425 чЗ от источника питающего напряжений -+Е (вывод 46). В момент времениj, соответствующий сиг- 5 налу с мостовой схемы 1, под воздействием управляющего импульса на входе 50 замыкается ключ 33 стробирования на время длительности .полезного

0

сигнала , При этом пара транзистора 25-26 благодаря подключению через источник 37 тока к источнику питания -Во (вывод 47) включается в режим усилителя и накопительные конденсаторы 42 и 43 разряжаются коллекторными токами этих транзисторов В результате после завершения действия управляющего импульса на первом входе 50 стробирования на накопительных конденсаторах 42 и 43 устанавливаются напряжения, разность которых порпорциональна величине сигнала, поступившего с мостовой схемы 1 на входы транзисторной пары 25-26. Этим закончена выборка и запоминание значения сигнала с детекторов в первом из двух тактов. Во втором такте в момент времени, соответствующий полезному сигналу, и на время его действия под управлением сигнала на втором входе 51 стробирования замыкается ключ 34, включая в режим усиления пару транзисторов 27-28. Сигнал с детекторов, поступая на базы этих транзисторов, вызывает перераспределение их коллекто ных токов, и этими токами осуществляется повторный разряд накопительных конденсаторов 42 и 43. В результате этих двух процессов разряда на конденсаторах 42 и 43 устанавливаются и -хранятся до начала следующего такт напряжения, разность которых пропорциональна разности амплитуд сигналов детекторов в двух соседних тактах. Второй канал работает аналогично - в двух соседних тактах производится выборка значений сигналов детекторов их вычитание и хранение на накопителных конденсаторах 39 и 40. Выполнение зтих операций вторым каналом осу ществляется со сдвигом на один такт по отношению ко времени выполнения тех же операций первым каналом.

Лосле выполнения операций вычитания сигналов в двух соседних тактах под действием управляющих импульсов на входах 52 и 53 сигналы с накопительных конденсаторов 42, 43 и 39, 40 передаются соответственно на усилители 44 и 41 о На усилителях 41 и 44 выполняется временная селекция полезных сигналов путем подачи стро- бирующих импульсов на входы 52 и 53. Для исключения влияния последующих электрических цепей на работу накопительных конденсаторов усилители

- , ь-

558226°

41 и 44 выполняются с большим входным сопротивлением. Каждый из пары компараторов 11-12, 13-14 воспринимает входные сигналы только одной полярности. С помощью источников 18 порогового напряжения на компараторах устанавливается требуемый уровень амплитудной дискриминации. Элементом

IQ ИЛИ 15 объединяются положительные сигналы с выходов усилителей 41, 44 и подаются на R-вход триггера 17. Элементом ИЛИ 16 объединяются отрицательные сигналы с выходов усилите15 лей 41, 44 и подаются на S-входы

триггера 17. Выход 55 триггера 17 является выходом устройства и состояния его тождественны входной информационной последовательности доменов. В

20 связи с алгоритмом обработки сигналов с детекторов выходная информационная последовательность задержана на один такт ВМП по сравнению со входной информационной последовательностью до25 менов.

Таким образом, использование изобретения позволяет повысить надежность считывания информации из доменной памяти за счет подавления высокочастот30 ных помех интеграторами и реализации разностного считывания в двух соседних циклах вращающегося магнитного поля.

Формула изобретения

Устройство для считывания информации из доменной памяти, содержащее мостовую схему, образованную смежным рабочим и компенсационным детекторами доменов, первые выводы которых подключены к шине нулевого потенциала, и первым и вторым токо- задающими элементами, на входы которых подано напряжение питания, а выходы соединены со вторыми выводами рабочего и компенсационного детекторов доменов, первый и второй разделительные элементы в виде конденсаторов, первые выводы которых подключены соответственно к первому и второму выходам мостовой схемы, первый компаратор, источник порогового напряжения и триггер, причем первый вход первого компаратора подключен к первому выходу источника порогового напряжения, отличающееся тем, что, с целью повышения надежности за счет интегрирования считанного сигнала и разностного считывания данных, в него введены первый и второй интеграторы, второй, третий и четвертый компараторы, два элемен- та ИЛИ, блок усилителей считывания, первый, второй, третий и четвертый ключи питания, на первые входы которых подано напряжение питания., вторые входы первого и второго ключей питания подключены к первому управляющему входу устройства, вторые входы третьего и четвертого ключей питания соединены со вторым улравля- юпщм входом устройства, выходы пер- вого, второго, третьего и четвертого ключей питания лодключены соответственно к первому, второму., третьему и четвертому входам блока усилителей считывания, пятый и шестой входы которого соединены со вторыми выводами первого и второго разделительных элементов, седьмой и восьмой входы блока усилителей считывания соединены соответственно с первым и вторым входами стробирования устройства, первая и вторая пары выходов блока усилителей считывания лодключены соответственно к первому и второму входам первого и второго

Значения и полярность сигналов на выходах мостовой схемы

5

интеграторов, третьи входы которых являются соответственно третьим и четвертым входами стробирования устройства, выход первого интегратора соединен со вторым и первым входами первого и второго компараторов, а выход второго интегратора подключен ко второму и первому входам третьего и четвертого компараторов, первый выход источника порогового напряжения соединен с первым входом третьего компаратора, выход которого подключен к первому входу первого элемента ИЛИ, второй вход Чсоторого соединен с выходом первого компаратора, второй выход источника порогового напряжения подключен ко вторым входам второго и четвертого компараторов, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ, третий вход которого является входом сброса устройства, выход первого элемента ИЛИ соединен с входом установки триггера в единичное состояние, а выход второго -элемента ИЛИ - с входом у с таксики триггера в нулевое состояние, инверсный выход триггера является ин- 0 Формациочным выходом устройства.

0

5