Буферное запоминающее устройство Советский патент 1990 года по МПК G11C19/00 H03K5/06 

1и группы 6 элементов ИЛИ$ первую rpyn-j считывания 1-й регистр не опрашивалпу 7 элементов И, группу 8 элементов НЕ5 вторую группу 9 элементов И, группу 10 триггеров, третью группу 11 элементов И, элемент 12 И, элемент 13

ся, то сигнал единичного уровня с инверсного выхода 1-го триггера 10 через элемент задержки поступает на первый вход 1-го элемента И первой

ся, то сигнал единичного уровня с инверсного выхода 1-го триггера 10 через элемент задержки поступает на первый вход 1-го элемента И первой

Изобретение относится к вычислительной технике и может использоваться в буферных запоминающих устройствах. Цель изобретения - повышение быстродействия и достоверности работы. Буферное запоминающее устройство содержит регистры 1, счетчик 2, дешифратор 3, коммутатор 4 (включает в свой состав группы 5 элементов И и группу 6 элементов ИЛИ), первую 7, вторую 9, третью 11 и четвертую 15 группы элементов И, группу 8 элементов НЕ, группу 10 триггеров, элемент И 12, элемент И-НЕ 13, элемент ИЛИ 14, группу 16 элементов задержки. В устройстве информация считывается в том же порядке, в каком она поступает на вход. При этом обеспечивается возможность одновременного считывания и записи. 1 ил.

И-НЕ, элемент 14 ИЛИ, четвертую труп- 20 группы 7„ При выполнении двух указанных выше условий сигнал единичного уровня с выхода 1-го элемента И первой группы 7 поступает на первый вход - 1-го элемента И второй группы 9 и 25 на вход 1-го элемента НЕ группы 8 Сигнал нулевого уровня с выхода 1-го элемента НЕ группы 8 поступает на третий вход Xi+l)ro элемента И второй группы 9 Сигнал единичного уровня на выходе 1-го элемента И второй группы 9 появится только в том случае, когда на всех трех входах его присутствуют сигналы единичного уровня, т0е„ при выполнении следующих

пу 15 элементов И, группу 16 элементов задержки.

Устройство работает следующим об- разомо

Если есть хотя бы один свободный регистр 1, то на вторые входы элементов И третьей группы 11 поступает разрешающий сигнал единичного уровня с выхода элемента 13 . Импульс записи с входа записи устройства через первый элемент И третьей группы 11 поступает на вход счетчика 2. Содержимое счетчика 2 увеличивается на единицу и поступает на входы дешифрато30

ра 3 Сигнал единичного уровня форми- условий; разрешено чтение данных; руется на выходе дешифратора 3, соот- в i-ом регистре имеется информация;

ветствующем первому из свободных регистров 1 о Записываемая информация через элементы И третьей группы 11 в виде параллельного кода поступает на входы всех регистров 1, но будет записана только в тот регистр 1, на вход разрешения приема информации которого поступает сигнал разрешения приема информации с соответствующего выхода дешифратора 30 При записи информации в соответствующий регистр 1 его маркерный разряд устанавливается в единичное состояние Запись следующего слова осуществляется аналогичным образом. Как только все регистры 1 окажутся заполненными (все маркерные разряды в единичном состоянии), на выходе элемента 13 И-НЕ возникает сигнал нулевого уровня, который, поступая на вторые входы элементов И третьей группы 11, блокирует запись.

Таким образом, исключается возможность уничтожения несчитанной информации очередной записью,,

0

5

0

5

(i-1)-и регистр либо не содержит информации, либо он уже опрашивался в данном цикле считывания.

Сигнал единичного уровня с выхода i-ro элемента И второй группы 9 поступает на первый вход 1-го триггера группы 10 и переводит его в состояние, когда на инверсном выходе сигнал нулевого уровня, з на прямом - единичного. Сигнал нулевого уровня с инверсного выхода 1-го триггера поступает на первый вход (1-1)-го элемента И четвертой группы 15, где запрещает прохождение сигнала разрешения передачи информации из (i-l)-ro регистра через коммутатор 4. Сигнал единичного уровня с прямого выхода 1-го триггера группы 10 поступает на второй вход 1-го элемента И четвертой группы 15, на втором входе которого сигнал единичного уровня с инверсного выхода (i+l)-ro триггера группы 10. Сигнал единичного уровня с выхода 1-го элемента И четвертой

группы 15 поступает на i-й вход управления коммутатора 4 и на вход установки в ноль маркера 1-го регистра 1ь Данный сигнал разрешает передачу информации из 1-го регистра через коммутатор 4 на выход устройства и переводит разряд маркера 1-го регистра 1 в нулевое состояние Сигнал нулевого уровня с инверсного выхода 1-го триггера группы 10 через 1-й элемент задержки группы 16 (время задержки равно длительности импульса чтения) поступает на первый вход 1-го элемента И первой группы 7 и блокирует поступление сигнала единичного уровня на первый вход 1-го элемента И второй группы 9 а Таким образом, исключается возможность повторного обращения к i-ому регистру 1 в данном цикле считывания.

Указанная организация управления считыванием обеспечивает последовательное считывание данных из регистров 1, начиная (в общем случае) с первого.

Формирование сигнала единичного уровня, разрешающего считывание данных из n-го (последнего) регистра 1 (сигнал единичного уровня на выходе n-го элемента И второй группы 9), означает окончание цикла считывания. Сигнал единичного уровня с выхода n-го элемента И второй группы 9 поступает на вторые входы триггеров группы 10 и переводит их в состояние, когда на инверсных выходах сигналы единичного уровня, а на прямых выходах - нулевого. Таким образом, разрешается очередное обращение к регистрам 1, начиная с первого.

Если ни в одном из регистров 1 нет информации, подлежащей считыванию, то сигналы нулевого уровня с выходов маркерных разрядов регистров 1 поступают на входы элемента 14 ИЛИ. Сигнал нулевого уровня с выхода элемента 14 ИЛИ поступает на второй вход элемента 12 И и блокирует прохождение импульса чтения. Таким образом, исключается возможность считывания недостоверной информации Если бы импульс считывания присутствовал на входах элементов И второй группы 9

постоянно, то не исключалась бы веро- , ды которых подключены к инверсным вы55

ятность подключения выходов регистров 1 к выходу устройства при неустановившемся процессе замещения информации в регистрах 1 (маркерный раз4695

РЯД еще

10

1, состояние некоторых других не соответствует вновь принимаемой информации)о Естественная задержка при прохождении сигнала через эле- мент 14 ИЛИ, элемент 12 И обеспечивает то, что к моменту подключения выходов регистров 1 к выходу устройства процесс замещения информации в них завершается

Процессы записи и считывания могут проходить параллельно В качестве примера рассмотрим одну из возможных ситуаций - все регистры 1 заполнены j 5 информацией.

По импульсу чтения в первую очередь считывается информация из первого регистра 1.

Счетчик 2 при наличии освободившегося регистра 1 по очередному импульсу записи переходит из состояния п в состояние 1, ка основании чего дешифратор 3 формирует сигнал разрешения приема информации в первый регистр о

В это же время по очередному импульсу чтения возможно считывать информацию из второго регистра 1 и т.д.

0

5

Формула изобретения

Буферное запоминающее устройство, содержащее регистры, счетчик, дешифратор, коммутатор, соответствующие информационные входы групп которого соединены с соответствующими выходами регистров, выходы счетчика подключены к входам дешифратора, выходы коммутатора являются информационными выходами устройства, отличающееся тем, что, с целью повышения быстродействия и достоверности работы, в устройство введены четыре

ГРУППЫ элементов И, группа элементов НЕ, группа триггеров, группа элементов задержки, элемент И, элемент И-НЕ, элемент ИЛИ, входы которого соединены с входами элемента И-НЕ, соответствующими выходами маркерных разрядов регистров и с вторыми входами элементов И первой группы, первые входы которых соединены с выходами соответствующих элементов задержки группы, входы которых подключены к инверсным вы

ходам соответствующих триггеров группы и первым входам соответствующих элементов И четвертой группы, выхо- ды элементов И первой группы соединены|с первыми входами соответствующих элементов И второй группы и с входами соответствующих элементов НЕ группы, выЦод 1-го элемента НЕ группы (где ,2,...,n, n - информационная ем- коЬть устройства) подключен к третьему входу (i-H)-ro элемента И второй группы, вторые входы элементов И второй группы соединены с выходом эле- И, выходы элементов И второй группы подключены к первым входам соответствующих триггеров группы, вторые входы которых соединены с вы- хо|дами п-го элемента И второй группы, тм входом управления коммутатора и вводом установки в О маркерного раз ря|да п-го регистра, прямой выход i-jro триггера группы соединен с BTQ- входом i-ro элемента И четвертой группы, выход которого подключен к

1-му входу управления коммутатора и входу установки в О маркерного разряда 1-го регистра, выходы.дешифратора соединены с входами синхронизации соответствующих регистров, выход элемента И-НЕ подключен к вторым входам элементов И третьей группы, первый вход первого элемента И третьей группы является входом записи устройства, выход первого элемента И третьей группы соединен с входом синхронизации счетчика, первые входы других элементов И третьей группы являются информационными входами устройства, выходы других элементов И третьей группы соединены с информационными входами регистров, выход элемента ИЛИ соединен с вторым входом элемента И, первый вход которого является входом чтения устройства