Устройство тестового контроля Советский патент 1991 года по МПК G06F11/26 

Ё

Изобретение относится к вычислительной технике и может быть использовано в системах контроля и диагностики цифровых вычислительных устройств. Цель изобретения - расширение функциональных возможностей за счет оперативного циклического переключения выводов устройства с передачи тестовой информации на прием ответных реакций. Устройство содержит блок сопряжения, блок управления, п входных регистров, п регистров маски входов-выходов, п регистров маски входов, блоков памяти, п первых и вторых коммутаторов, п блоков сравнения, п регистров результата, п выходных коммутаторов, п триггеров сбоя, элемент ИЛИ, группу элементов И, шину адреса, двунаправленную шину данных. 1 з.п. ф-лы, 3 ил.

Изобретение относится к вычислительной технике и может быть использовано а системах контроля и диагностики цифровых вычислительных устройств.

Цель изобретения - расширение функциональных возможностей за счет оперативного циклического переключения выходов устройства с передачи тестовой информации на прием ответных реакций.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 - структурная схема блока сопряжения; на фиг. 3 - структурная схема блока управления.

Устройство тестового контроля (УТК) СО- держит блок 1 сопряжения, блок 2 управления, п входных регистров 3, п регистров маски входов-выходов, п регистров 5 маски входов, п блоков 6 памяти, первую группу п коммутаторов 7, п блоков 8 сравнения, л регистров 9 результата, вторую группу п коммутаторов 10, проверяемый узел 11, п

выходных коммутаторов 12, п триггеров 13 сбоя, элемент ИЛИ 14, п управляющих регистров 15, п групп 16 элементов ИЛИ, п групп 17 элементов И, вход 18 сброса, вход 19 записи и вход 20 чтения устройства, шину 21 адреса и двунаправленную шину 22 данных, выход 23 пуска, выход 24 установки начального адреса, выход 25 чтения достояния, выход 26 чтения адреса, выход 27 чтения сбоев, первый 28,и второй 29 выходы управления записью, группу 30 выходов выдачи результата, группу 31 стробирующих выходов, выход 32 установки в ноль входных регистров, выход 33 записи маски двунаправленных выводов, выход 34 сброса триггера сбоя/выход 35 записи маски входов, выход 36 записи строки теста, выход 37 записи маски входов-выходов, вход 38 блокировки адреса, первый 39 и второй 40 управляющие входы, группу входов 41 адреса, группу информационных входов 42,

О

N0

00

-I. Ю

группу выходов 43 адреса с тремя состояниями блока 1 сопряжения, а также вход 44 пуска, вход45 записи адреса, вход46чтений состояния, вход 47 чтения адреса, вход 48 чтения сбоев, входы 49 и 50 записи первого и второго интервалов, вход 51 сброса, группу 52 входов обнаружения сбоев, выход 53 управления направлением передачи информации, выход 54 блокировки адреса, выход 55 стробирования, группу 56 выходов адреса с тремя состояниями и группу 57 информационных входов-выходов блока 2 управления.

Блок1 сопряжения состоит из дешифратора 58 записи, дешифратора 59 чтения, регистра 60 адреса ячейки памяти и коммутатора 61.

Блок 2 управления содержит генератор 62 тактовых импульсов, элемент И 63, RS- триггер 64 пуска, первый 65 и второй 66 коммутаторы, элемент 67 задержки, регистр 68 адреса, элемент НЕ 69, счетчик 70 адреса, элемент ИЛИ-НЕ 71, первый 72 и второй 73 элементы ИЛИ, третий 74 и четвертый 75 коммутаторы, счетчик 76 импульсов, схему 77 сравнения, первый 78 и второй 79 управляющие регистры, первый 80 и второй 81 триггеры, а также третий элемент ИЛИ 82.

Устройство работает следующим образом.

Перед началом работы УТК устанавливается в исходное состояние. Для этого через вход 18 устройства подается сигнал сброса, который- поступает на входы установки в ноль всех регистров 4i-4n, 5i-5m , 15i-15n и устанавливает их в исходное состояние, пройдя через вход 51 блока 2, устанавливает в нулевое состояние D- триггер 80 и а единичное состояние Т-триг- гер 81, пройдя через первый элемент ИЛИ 72, устанавливает в нулевое состояние триггер 64 пуска, пройдя через третий элемент ИЛИ 82, устанавливает в нулевое состояние счетчик 76 мпульсов и, пройдя через элемент ИЛИ 14, устанавливает в нулевое состояние триггеры сбоя.

УТК работает в трех режимах: режим - загрузка; режим I -тестирование; режим III анализ результатов тестирования.

Режим загрузки включает следущие операции:

Рассмотрим выполнение этих операций.

Через группу 41 адресных входов блока 1 с шины 21 адреса устройства на управляющие входы дешифратора 58 поступает адрес команды Установка в ноль входных регистров, и при поступлении сигнала Запись с входа 39 блока 1 на стробирующий вход дешифратора 58 с выхода 32 блока 1 выделяется сигнал Установка в ноль входных регистров, который поступает на входы установки в ноль входных регистров

3i-3n, устанавливая их в нулевое состояние.

По шине 22 данных устройства поступает m-разрядный фрагмент 1-разрядной строки информации (где I Ј. {m,2m, .... nm} и устанавливается на информационных входах входных регистров . Запись происходит по команде Выбор входного

регистра, поступающий с выхода 31 блока 1 в тот входной регистр, адрес которого выставлен на управляющие входы дешифратора 58 блока 1 через группу 41 адресных входов с шины 21 адреса устройства при

поступлении сигнала Запись на стробирующий вход дешифратора 58 через вход 39 блока 1 с входа 19 устройства. Описанный процесс загрузки фрагментов строки во входные регистры повторяется а раз, где

a Q {1,2, ..., п} - число отличных от нуля фрагментов-строки теста. В результате сформированная 1-разрядная строка информации устанавливается на информационных входах регистров 4t-4n маски

входов-выходов 51-5п маски входов, блоков бг-бп памяти и управляющих регистров 15ч- 15П.

5i-5n и осуществляется идентично. Рассмотрим подробно этот процесс на примере перезаписи информации из регистров 3i-3n в регистры 4i-4n.

представляет собой управляющую информацию (маску) об используемых выводах проверяемого узла 11 как входах и выходах (1 - вход-выход; О -остальные выводы). На управляющие входы дешифратора 58 ч&рез группу 41 входов адреса с шины 21 адреса устройства поступает адрес команды Запись маски входов-выходов, и при поступлении на стробирующий вход дешифратора 58 через первый управляющий вход 39 блока 1 входа 19 устройства сигнала Запись на выходе 37 блока 1 появится сигнал Запись маски входов-выходов, при поступлении которого на входы параллельной записи регистров 4i-4n в указанные регистры записывается управляющая информация.

строку теста (где г Ј {1, 2кмакс}, кмакс максимальное количество строк в тесте). Для этого по шине 22 данных поступает адрес r-й ячейки памяти и через группу 42 входов блока 1 устанавливается на информационных входах регистра 60,. По шине 21 адреса через группу 41 входов адреса блока 1 поступает на дешифратор 58 адрес команды Запись адреса ячейки памяти и при поступлении сигнала Запись через вход 39 блока 1 на его стробирующий вход, на (п+11)-м выходе дешифратора 58 появляется сигнал, при поступлении которого на вход параллельной записи регистра 60 в этот регистр произойдет запись адреса г-й

ячейки памяти. С выходов регистра 60 адреса r-й ячейки памяти через коммутатор 61, разблокированный высоким уровнем сигнала с триггера 64 блока 2 (поступающим через 5 выход 54 блокировки адреса блока 2 и вход 38 блока 1 на управляющий вход этого коммутатора), подается через группу 43 выходов адреса блока 1 на группу адресных входов блоков 6i-6n памяти.

0 Запись строки теста из входных регистров в блоки 6i-6n памяти осуществляете по команде Запись строки теста, при выполнении которой с (п+6)-го выхода дешифратора 58 через выход 36 блока 1 посту5 пает на вход записи блоков памяти сигнал записи, по которому осуществляется запись информации в r-ю ячейку памяти.

Описанные процессы формирования строки теста во входных регистрах и

0 перезаписи ее в блоки 6i-6n памяти производится k макс раз.

5 выполнении которой адрес начала теста с шины 22 данных через группу 57 входов блока 2 записывается в данный счетчик при поступлении сигнала записи с (п+2)-го выхода дешифратора 58 через выход 24 блока 1

0 и вход 45 блока 2 на вход параллельной записи счетчика 70.

Аналогично осуществляется загрузка информации в управляющие регистры 78 и 79. При этом в первый управляющий

5 регистр 78 загружается величина (А-1), где А 2 - количество тактов, в течение которых двунаправленные выводы проверяемого узла работают как входы, а во второй управляющий регистр 79 - величина (В-1),

0 где В 2 - количество тактов, в течение которыхдвунаправленные выводы проверяемого узла работают как выходы. Запись первого интервала в регистр 78 осуществляется по команде Запись первого интерва5 ла, при выполнении которой на (п+8)-м выходе дешифратора 58 появляется сигнал записи и через выход 28 блока 1 и вход 49 блока 2 поступает на вход параллельной записи регистра 78. Запись второго интервала

0 в регистр 79 осуществляется по команде Запись второго интервала, при выполнении которой на(п+9)-м выходе дешифратора 58 появляется сигнал записи и через выход 29 блока 1 и вход 50 блока 2 поступает на

5 вход параллельной записи регистра 79.

На этом режим загрузки завершается. Режим тестирования (режим II) задается подачей команды Пуск, при поступлении которой вырабатывается сигнал на (п+1)-м

выходе дешифратора 58, который через выход 23 блока 1, вход 44 блока 2 поступает на S-вход RS-триггера 64 пуска, устанавливая его в единичное состояние. Появление нулевого потенциала с инверсного выхода триггера 64 пуска через выход 54 блока 2 и вход 38 блока 1 на управляющем входе коммутатора 61 блока 1 переводит его выходы в третье состояние, блокируя поступление адреса ячейки памяти из блока 1.

Единичный потенциал с прямого выхода триггера 64 разрешает прохождение тактовых импульсов с выхода генератора 62 тактовых импульсов через элемент И 63 на вход параллельной записи регистра 68 адреса и тактирующий вход D-триггера 80. По переднему фронту первого тактового импульса, пришедшего на вход параллельной записи регистра 68, адрес начала теста переписывается с выходов счетчика 70 адреса в регистр 68 адреса, с выходов которого через второй коммутатор 66 (передача информации через него разрешена единичным потенциалом с прямого выхода триггера 64 пуска, поступающим на управляющий вход этого коммутатора) и группу 56 выходов адреса блока 2 поступает на адресные входы блоков 6i-6n памяти. Происходит считывание (сигнал записи снят) эталонного значения первой строки теста, оторая с выходов блока поступает на вторую группу входов блоков 8i-8n сравнения, а также на информационные входы первых коммутаторов 7i-7n. На управляющие входы этих коммутаторов поступает информация с выходов регистров 5i-5n через открытые элементы И 171 - И 17П, управляемые высоким уровнем потенциала, поступающим с прямого выхода Т-триггера 81 (триггер 81 установлен в единичное состояние при установке УТК в исходное состояние) через выход 53 блока 2 и через элементы ИЛИ 16i-16n. Таким образом все выводы проверяемого узла, определенные записью 1 в соответствующие разряды регистров , определены как входы (включая и двунаправленные выводы). В результате сформированная строка тестовых воздействий поступает на входы проверяемого узла 11. С выходов проверяемого узла 11 через вторые коммутаторы 10i-10n реакция проверяемого узла 11 поступает на первую группу входов блоков 8i-8n сравнения.

Результаты сравнения (О - если сбой, т.е. несравнение; 1 - в противном случае) с инверсных выходов блоков 8i-8n сравнения поступают на информационные входы триггеров 13i-13n сбоя. Запись в D-тригге- ры 13i-13n результата сравнения и в регистры результата реакции проверяемого узла 11 происходит по переднему фронту первого тактового импульса, поступающего с выхода 55 блока 2 на тактирующие входы

D-триггеров 13i-13n сбоя и входы параллельной записи регистров 9i-9n результата, и задержанного на элементе 67 задержки на величину г, причем т Т/2 (где Т 1/f; f - частота работы УТК). Величина т определяется как сумма задержек при прохождении информации до проверяемого узла 11, при срабатывании проверяемого узла 11 и при прохождении реакции проверяемого узла 11 через вторые коммутаторы 10i-10n и

блоки сравнения. С выходов триггеров сбоя сигналы Сбой поступают через группу 52 входов обнаружения сбоев на элемент ИЛИ 73 и группу информационных входов коммутатора 75 блока 2. Далее работа устройства определяется значениями сигналов Сбой.

Если сигналы Сбой равны нулю, то работа устройства продолжается следующим образом.

По заднему фронту первого тактового

импульса, поступающему через элемент НЕ 69 на вычитающий вход счетчика 70 адреса, его содержимое уменьшаете на единицу, а содержимое счетчика 76 импульсов увеличивается на единицу. По переднему фронту следующего тактового импульса уменьшенное на единицу содержимое счетчика 70 переписывается в регистр 68 адреса, с выходов которого адрес следующей строки

теста поступает через коммутатор 66 и группу 56 выходов блока 2 на адресные входы блоков памяти.

Увеличение содержимого счетчика 76 импульсов происходит до тех пор, пока его

содержимся не станет равно содержимому регистра 78, т.е. значению (А-1). В момент равенства содержимых счетчика 76 и регистра 78 на выходе схемы 77 сравнения появляется единичный сигнал, который по переднему

фронту очередного (А-го) тактового импульса переводит D-триггер 80 в единичное состояние. Единичный потенциал с его прямого выхода через элемент ИЛИ 82 сбрасывает счетчик 76 в нулевое состояние и

блокирует его счетный вход, препятствуя увеличению содержимого счетчика 76 по заднему фронту А-го тактового импульса, поступающему через элемент НЕ 69. Неравенство содержимых счетчика 76 (равно 0) и регистра 78 (равно А-1) вызывает появление нулевого сигнала на выходе схемы 77 сравнения, который по переднему фронту следующего (А+1)-го тактового импульса записывается в D-триггер 80, завершив формирование на выходе триггера 80 импульса, по заднему фронту которого Т- триггер 81 перебрасывается в нулевое состояние.

В результате на прямом выходе триггера 81 появляется нулевой потенциал, который прекращает блокировку выдачи информации с выходов регистров 15i-15n через элементы ИЛИ 16i - ИЛИ 1бп. Таким образом на входы элементов И 17i - И 17П с нулевых выходов разрядов регистров 15i- 15п, определенных записью О в эти разряды как однонаправленные, поступают единичные сигналы, которые разрешают прохождение на входы коммутаторов 7i-7n с выходов регистров 5i-5n только тех единичных сигналов, которые определяют однонаправленные входы, исключая двунаправленные выводы из числа входов, определив их с (А+1)-го такта как выходы проверяемого узла. Одновременно нулевой потенциал с прямого выхода триггера 81 переводит выходы регистра 78 в третье состояние, а единичный потенциал с инверсного выхода Т-триггера 81 открывает передачу информации из регистра 79, в который записано значение (В-1), на входы схемы 77 сравнения. Одновременно в (А+1)- м такте по заднему фронту (А+1)-го импульса, поступающему через элемент НЕ 69, содержимое счетчика 76 увеличивается и становится равно единице. Начинается отработка интервала В, которая продолжается до тех пор, пока содержимое счетчика 76 не станет равно содержимому регистра 79, т.е. значению (В-1). В этом случае аналогично описанному вырабатывается с выхода D-триггера 80 импульс, по заднему фронту которого Т-триггер 81 перебрасывается в единичное состояние. Единичный потенциал с прямого выхода триггера 81 через выход 53 блока 2 запрещает поступление управляющей информации с выходов регистров 15i-15n через группы элементов ИЛИ 16i -16n и открывает передачу информации из регистра 78 на входы схемы 77 сравнения. Нулевой потенциал с инверсного выхода триггера 81 переводит выходы регистра 79 в третье состояние. Двунаправленные выводы проверяемого узла перемаскируются с выходов на входы.

Таким образом, перемаскирование двунаправленных выводов проверяемого узла с входов на выходы, и наоборот, достигается соответствующим управлением передачи данных через элементы И 17i - И 17П с выходов регистров 5i-5n, в которых однонаправленные входы и двунаправленные выводы проверяемого узла определены записью 1 в соответствующие разряды. При

этом управление передачей данных через элементы И осуществляется либо посредством подачи единичных сигналов на все первые входы этих элементов при установке Т-триггера 81 в единичное состояние, тогда информация с выходов регистров 5i- 5п проходит через элементы И 17-|-17п без изменения и все выводы проверяемого узла, определенные записью 1 в соответствующие разряды регистров , определены как входы (включая и двунаправленные выводи), либо подачей единичных сигналов на первые входы элементов И 17i-17n только с тех инверсных выходов регистров 15i-15n

(триггер 81 при этом устанавливается в нулевое состояние), которые записью О оп- ределены как однонаправленные, в результате с выходов регистров 5i-5n через элементы И 17i-17n проходят только те единичные сигналы, которые определяют однонаправленные входы, а двунаправленные выводы исключаются из числа входов и определяются как выходы. Таким образом, управляя в режиме тестирования состоянием

Т-триггера 81 УТК обеспечивает перемаскирование двунаправленных выводов с входов на выходы, и наоборот, в пределах временных интервалов А и В, записываемых в регистры 78 и 79 соответственно и

определяющих количество тактов, в течение которых двунаправленные выводы проверяемого узла работают как входы и выхода соответственно. Если у проверяемого узла все выводы однонаправленные, в

регистр 78 записывается значение, равное количеству тактов в тесте, и триггер 81 в течение теста свое состояние не изменяетэ оставаясь в единичном состоянии с момента установки УТК в исходное состояние.

Описанный процесс тестирования продолжается до тех пор, пока содержимое счетчика 70 адреса не станет равным нулю (без сбоев прошел весь тест) или на выходе элемента ИЛИ 73 блока 2 не появится единичный потенциал (прошел сигнал Сбой, т.е. обнаружено несоответствие результата эталону).

Если содержимое счетчика 70 адреса равно нулю, то на выходе элемента ИЛИ-НЕ

71 появляется единичный сигнал, который через элемент ИЛИ 72 поступает на вход установки в ноль RS-триггера 64 пуска и устанавливает его в нулевое состояние. Нулевой потенциал с прямого выхода триггера

64 пуска блокирует поступление тактовых импульсов через элемент И 63 и происходит Останов устройства.

Останов устройства происходит также при появлении единичного потенциала на

выходе элемента ИЛИ 73, поступающего через элемент ИЛИ 72 на вход установки в ноль RS-триггера 64 пуска.

Режим анализа результатов тестирования (режим III) начинается, когда в режиме тестирования триггер 64 пуска блока 2 устанавливается в нулевое состояние. Для анализа состояния устройства используется команда Чтение состояния устройства, при выполнении которой адрес данной команды по шине 21 адреса через группу 41 входов блока 1 подается на дешифратор 59 чтения и при появлении сигнала Чтение на стробирующем входе данного дешифратора (через вход 40 блрка 1 с входа 20 устройства), на(п+1)-м выходе дешифратора 59 вырабатывается сигнал, поступающий через выход 25 блока 1 и вход 46 блока 2 на управляющий вход коммутатора 65, с выхода которого через группу 57 входов-выходов блока 2 на шину 22 данных передается код состояния устройства. Код состояния содержит два разряда , , снимаемых с прямого выхода триггера 64 пуска () и выхода элемента ИЛИ 73 сборки всех сбоев устройства ( В зависимости от кода состояний ( рр 00 - исходное состояние устройства; 10 - режим тестирования; 01 -останов по сбою; 11- нет сброса триггера пуска) пользователь устройства может выполнять следующие действия.

Если после сброса устройства код состояния 00, то устройство неисправно и его необходимо отремонтировать.

Если после подачи команды Пуск код состояния 10, то устройство находится в режиме тестирования и необходимо сделать перерыв на время тестирования, если же и после этого код состояния не изменился, то устройство неисправно. В противном случае, при 00, тестирование прошло успешно и необходимо за грузить следующий тест, а при 01 обнаружено несоответствие эталону реакции проверяемого узла 11 на входное воздействие и можно вывести необходимую для анализа неисправностей следующую контрольную информацию: адрес сбойной строки теста, фрагменты реакции проверяемого узла 11 на входное воздействие, источники сбоев.

Вывод адреса сбойной строки теста осуществляется по команде Чтение регистра адреса, при выполнении которой с(п+2)-го выхода дешифратора 59 через выход 26 блока 1 и вход 47 блока 2 на управляющий вход коммутатора 74 подается сигнал, разрешающий передачу адреса сбойной строки теста с выходов регистра 68 адреса через данный коммутатор и группу 57 входов-выходов блока 2 на шину 22 данных.

Вывод информации об источниках всех

сбоев (при условии, что пит) осуществляется по команде Чтение сбоев, при выполнении которой с (п+3)-го выхода дешифратора 59 через выход 27 блока 1 и вход 48 блока 2 на управляющий вход ком0 мутатора75 подается сигнал, разрешающий передачу информации с прямых выходов D- триггеров сбоев через данный коммутатор и группу 57 входов-выходов блока 2 на шину 22 данных устройства.

5 На основе анализа информации о сбоях (наличие Г в l-м разряде означает, что информация о сбоях находится в i-м регистре 9 результата), пользователь может вывести фрагменты реакции проверяемого узла 11

0 на входное воздействие из тех регистров 9 результата, в которых обнаружен сбой. Вывод информации из i-ro регистра 9 результата осуществляется по команде Чтение 1-го регистра результата, при выполнении кото5 рой с 1-го выхода дешифратора 59 через 1-й выход группы 30 выходов выдачи результата блока 1 на управляющий вход коммутатора 12 подается сигнал, разрешающий передачу информации с выходов регистра 9i резуль0 тата через данный коммутатор на шину 22 данных.

Пользователь диагностирует неисправности, устраняет ошибки и производит по- вторный прогон теста. Подобный

5 итерационный процесс повторяется до устранения всех ошибок.

Формула изобретения 1. Устройство тестового контроля, содержащее блок сопряжения, блок управле0 ния, п входных регистров, п регистров маски входов-выходов, п регистров маски входов, п блоков памяти, первую группу п коммутаторов с тремя состояниями на выходе п блоков сравнения, п регистров результата,

5 вторую группу п коммутаторов, п выходных коммутаторов, п триггеров сбоя, элемент ИЛИ, причем группа информационных выходов i-ro (где i 1, ..., п) блока памяти соединена с первой группой информацион0 ных входов i-ro блока сравнения и группой информационных входов 1-го коммутатора первой группы, группа выходов которого соединена с 1-й группой выходов устройства для подключения к проверяемому узлу и

5 группой информационных входов 1-го коммутатора второй группы, группа выходов которого соединена с второй группой информационных входов 1-го блока сравнения и группой информационных входов 1-го регистра результата, группа адресных входов 1-го блока памяти соединена с группой адресных выходов с тремя состояниями блока сопряжения и группой адресных выходов с тремя состояниями блока управления, выход записи строки теста блока сопряжения соединен с входом записи 1-го блока памяти, группа информационных выходов 1-го входного регистра соединена с группой информационных входов 1-го блока памяти, 1-го регистра маски входов и 1-го регистра маски входов-выходов, группа выходов которого соединена с группой управляющих входов 1-го коммутатора второй группы, группа выходов 1-го регистра результата соединена с группой информационных входов 1-го выходного коммутатора, управляющий вход которого соединен с i-м выходом группы выходов выдачи результата блока сопряжения, вход записи 1-го регистра маски входов соединен с выходом записи маски входов блока сопряжения, вход записи 1-го регистра маски входов-выходов соединен с выходом записи маски входов-выходов блока сопряжения, вход 1-го входного регистра соединен с i-м выходом группы стробирующих выходов блока сопряжения, вход установки нуля 1-го входного регистра соединен с выходом установки в О блока сопряжения, инверсный выход 1-го блока сравнения соединен с информационным входом 1-го триггера сбоя, прямой выход которого соединен с i-м входом группы входов обнаружения сбоев блока управления, вход установки нуля 1-го триггера сбоя соединен с выходом элемента ИЛИ, тактирующий вход 1-го триггера сбоя и вход записи 1-го регистра результата соединены с в ыходом стробирования блока управления, выход установки начального адреса блока сопряжения - с входом записи адреса блока управления, выход чтения состояния блока сопряжения- с входом чтения состояния блока управления, выход чтения адреса блока сопряжения - с входом чтения адреса блока управления, выход чтения сбоев блока сопряжения - с входом чтения сбоев блока управления, выход сброса триггера сбоя блока сопряжения - с первым входом элемента ИЛИ, выход пуска блока сопряжения - с входом пуска блока управления, выход блокировки адреса блока управления соединен с входом блокировки адреса блока сопряжения, первый управляющий вход блока сопряжения - с входом записи устройства, второй управляющий вход- с входом чтения устройства, группа входов адреса блока сопряжения - с входной шиной адреса устройства, входы установки в О 1-го регистра маски входов, 1-го регистра маски входов-выходов, 1-го регистра результата, вход сброса блока управления, второй вход элемента ИЛИ соединены с входом сброса устройства, группа информационных входов 1-го входного регистра, группа 5 информационных входов-выходов блока управления, группа информационных входов блока сопряжения, группа информационных выходов 1-го выходного коммутатора соединены с входной двунаправленной шиной

0 данных устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет оперативного циклического переключения выходов устройства с передачи тестовой информации на прием

5 реакций, в него введены п управляющих регистров, п групп элементов ИЛИ, п групп элементов И, причем группа информационных выходов 1-го входного регистра соединена с группой информационных входов 1-го

0 управляющего регистра, j-й инверсный выход которого (где 1т, т - разрядность

шины данных) соединен с первым входом j-ro элемента ИЛИ 1-й группы элементов ИЛИ, выход которого соединен с первым

5 входом j-ro элемента И 1-й группы элементов И, группа выходов которой соединена с группой входов 1-го коммутатора первой группы j-й выход 1-го регистра маски входов соединен с вторым входом j-ro элемента И

0 1-й группы элементов И, второй вход j-ro элемента ИЛИ 1-й группы элементов ИЛИ соединен.с выходом управления направлением проедачи информации блока управления, вход записи 1-го управляющего

5 регистра соединен с выходом записи маски двунаправленных выводов блока сопряжения, первый выход управления записью блока сопряжения соединен с входом записи первого интервала блока управления, вто0 рой выход управления записью блока сопряжения - с входом записи второго интервала блока управления, вход установ ки в О 1-го управляющего регистра - с входом сброса устройства,

5 2. Устройство по п. 1,отличающее- с я тем, что блок управления содержит генератор тактовых импульсов, элемент И, элемент НЕ, триггер пуска, четыре коммутатора, элемент задержки, регистр

0 адреса, счетчик адреса, элемент ИЛИ-НЕ, три элемента ИЛИ, два управляющих регистра, счетчик импульсов, схему сравнения, два триггера, причем выход генератора тактовых импульсов соединен с первым входом

5 элемента И, прямой выход триггера пуска - с первым информационным входом первого коммутатора, с управляющим входом второго коммутатора и вторым входом элемента И, выход которого соединен с входом элемента задержки, входом параллельной записи регистра адреса, тактирующим входом первого триггера и входом элемента НЕ, выход которого соединен с суммирующим входом счетчика импульсов и вычитающим входом счетчика адреса, группа выходов которого соединена с группой входов регистра адреса и элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ, выход которого соединен с первым входом первого коммутатора, выход первого элемента ИЛИ соединен с входом установки нуля триггера пуска, группа выходов регистра адреса соединена с группами информационных входов второго и третьего коммутаторов, группа выходов счетчика импульсов -- с первой группой информационных входов схемы сравнения, вторая группа информационных входов которой соединена с группами выходов с тремя состояниями первого и второго управляющих регистров, выход схемы сравнения соединен с информационным входом первого триггера, прямой выход которого соединен со счетным входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с входом установки нуля счетчика импульсов, инверсный выход второго триггера соединен с входом управления третьим состоянием второго управляющего регистра, прямой выход второго триггера - с выходом управления направлением передачи информации блока управления и с входом управления третьим состоянием первого управляющего регистра, группа выходов с тремя состояниями второго коммутатора соединена с группой выходов с тремя состояни- ями адреса блока управления, вход параллельной записи счетчика адреса - с

входом записи адреса блока управления, вход установки в единичное состояние триггера пуска - с входом пуска блока управления, вход сброса блока управления - с третьим входом первого элемента ИЛИ, вторым входом третьего элемента ИЛИ, входом сброса первого триггера и входом установки в единичное состояние второго триггера, управляющий вход первого коммутатора соединен с входом чтения состояния блока

управления, группа входов обнаружения сбоев-с группами входов второго элемента ИЛИ и четвертого коммутатора, управляющий вход которого соединен с входом чтения сбоев блока управления, управляющий

вход третьего коммутатора - с входом чте ния адреса блока управления, инверсный выход триггера пуска - с выходом блокиров- ки адреса блока управления, выход элемента задержки - с выходом стробирования

блока управления, вход параллельной записи первого управляющего регистра - с входом записи первого интервала блока управления, вход параллельной записи второго управляющего регистра - с входом записи второго интервала блока управления, группы выходов стремя состояниями первого, третьего и четвертого коммутаторов - с группами информационных входов счетчика адреса, первого и второго управляющих регистров, а также с группой информационных входов-выходов блока управления.

Фиг. I

Фм.З