УСТРОЙСТВО ДЛЯ ДИАГНОСТИРОВАНИЯ МНОГОКАНАЛЬНЫХ РЕЗЕРВИРОВАННЫХ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ Советский патент 2005 года по МПК G06F11/18 

Устройство для диагностирования многоканальных резервированных вычислительных систем, каждый канал которого содержит управляемый формирователь синхроимпульсов, блок управления и узел диагностирования канала, первый и второй обменные входы и контролируемые входы которого являются одноименными входами канала устройства, вход установки в исходное состояние которого является входом установки канала устройства и соединен со входом установки в исходное состояние блока управления и входом установки в "0" управляемого формирователя синхроимпульсов, выходы синхронизации которого являются выходами синхронизации устройства, а управляющий вход и выход "Начало цикла" соединены соответственно с первым управляющим входом и стробирующим входом блока управления, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения синхронизации каналов, управляющие выходы со второго по четвертый блока управления соединены соответственно с первым и вторым управляющими входами узла диагностирования канала, вход сигнала фазирования и информационные входы блока управления являются соответственно входами сигнала фазирования и информационными входами канала устройства, выходы индикации с первого по третий и обменный выход которого являются соответственно одноименными выходами узла диагностирования канала, вход синхронизации которого соединен с К выходом управляемого формирователя синхроимпульсов, где К = 1, 2,..., причем узел диагностирования канала содержит сумматор, сдвиговый регистр, с первого по третий элементы И, элемент ИЛИ, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и три триггера, первые информационные входы сумматора являются контролируемыми входами узла диагностирования канала, вход синхронизации и второй управляющий вход которого являются соответственно стробирующим входом сумматора и первым входом элемента ИЛИ, второй вход которого, вход установки в "0" сдвигового регистра и входы установки в "0" триггеров соединены со входом установки в исходное состояние узла диагностирования канала, стробирующий вход которого является стробирующим входом сдвигового регистра, информационные входы которого и вход установки в исходное состояние соединены соответственно со вторыми информационными входами сумматора и вторым управляющим входом узла диагностирования канала, первый и второй обменные входы которого являются соответственно первыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и вторыми входами второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а обменный выход узла диагностирования канала является выходом разряда сдвигового регистра и соединен со входами вторым и первым соответственно первого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами первого и третьего и вторыми входами второго и первого элементов И соответственно, а выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен соответственно с первым входом второго и вторым входом третьего элементов И, выход каждого элемента И соединен с информационным входом соответствующего триггера, выходы которых являются выходами индикации узла диагностирования канала, а стробирующие входы - первым управляющим входом устройства, управляемый формирователь синхроимпульсов содержит задающий генератор, делитель, сдвиговый регистр, выходные триггеры, элемент ИЛИ НЕ, элемент И, причем выход задающего генератора соединен со входом делителя, первый и второй выходы которого соединены соответственно со стробирующими входами выходных триггеров и сдвигового регистра, вход установки "0" которого является одноименным входом управляемого формирователя синхроимпульсов, первый-четвертый информационные выходы сдвигового регистра соединены с входами соответствующих триггеров и элемента ИЛИ НЕ, выход которого соединен с первым входом элемента И, выходом связанного с информационным входом сдвигового регистра, четвертый информационный выход которого является выходом "Начало цикла" управляемого формирователя синхроимпульсов, выходы синхронизации и управляющий вход которого являются соответственно выходами выходных триггеров и вторым входом элемента И, а блок управления содержит счетчик тактов, схему сравнения, два дешифратора, два элемента НЕ и элемент И, первый вход которого является входом сигнала фазировки блока управления, информационные входы счетчика тактов и вход начальной установки являются соответственно информационным входом и входом установки в исходное состояние блока, стробирующий вход которого является входом счетчика тактов, вход установки в "0" которого соединен с третьим управляющим выходом блока управления и выходом элемента И, а выходы - с первыми входами схемы сравнения, вторые входы которой соединены с информационным входом блока управления и через элемент НЕ соединены со вторым входом элемента И, с первого по четвертый выходы счетчика тактов блока управления соединены со входами первого дешифратора, выход которого является четвертым управляющим выходом блока, второй управляющий выход которого является выходом второго дешифратора, входы с первого по третий которого соединены соответственно с первым, вторым и третьим выходами счетчика тактов, четвертый выход которого через элемент НЕ соединен с четвертым входом второго дешифратора.