ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА Российский патент 2012 года по МПК G06F15/00 

Изобретение относится к вычислительной технике и может быть использовано для создания вычислительных систем, к которым предъявляются повышенные требования по надежности при длительной работе в неблагоприятных внешних условиях (внешние механические, электромагнитные и ионизирующие воздействия).

Известна трехканальная вычислительная система (АС №1156273), содержащая в каждом канале внешнее устройство и вычислительное устройство, информационный выход которого подключен к первому входу первого мажоритарного элемента и к первому входу первого элемента сравнения всех каналов. Второй вход первого элемента сравнения соединен с выходом первого мажоритарного элемента и со входом внешнего устройства, выход которого подключен к первому информационному входу второго мажоритарного элемента всех каналов, второй и третий информационные входы которого соединены соответственно со вторым и третьим информационными входами вторых мажоритарных элементов других каналов и с выходами внешних устройств соответственно. Выход второго мажоритарного элемента подключен к первому входу второго элемента сравнения и к первому входу вычислительного устройства. Второй вход второго элемента сравнения соединен с первым входом второго мажоритарного элемента, а выход - с выводом связи.

В каждом канале содержится также регистр номера канала, четыре блока анализа, группа элементов И, контрольный регистр и элемент ИЛИ, выход которого подключен ко входу прерывания вычислительного устройства. Первый вход контрольного регистра соединен с выходом последовательной передачи информации вычислительного устройства.

Входы контрольного регистра соединены с выходами группы элементов И. Вторые выходы соединены со входами элемента ИЛИ. Кроме того, каждый канал содержит элемент НЕ, а каждый блок анализа выполнен в виде дешифратора, связанного входами с выходами элементов сравнения. Это известное устройство благодаря установке мажоритарных элементов в выходных информационных шинах вычислителей обеспечивает нейтрализацию неисправности, возникающей в одном из каналов при правильной работе двух других каналов. Кроме того, благодаря введению схем сравнения, подключенных к связям внешних устройств, обеспечивается обнаружение неправильной работы одного из них по отличию его информации от двух других, что позволяет диагностировать отказы внешних устройств путем анализа состояний контрольного регистра вычислительным устройством. Эти свойства являются достаточно положительными. Особенно важным является нейтрализация неисправности в одном из каналов вычислительного устройства.

В то же время после возникновения неисправности в одном из каналов надежность дальнейшей работы системы резко снижается, так как возникновение неисправности в любом из двух оставшихся исправными вычислительных устройств приводит к полной неработоспособности системы.

Это происходит потому, что интенсивность отказа в двух каналах в два раза больше, чем у одноканального вычислителя. Целесообразно максимально полно использовать имеющуюся избыточность в виде двух дополнительно введенных каналов для сохранения работоспособности системы после возникновения второй неисправности.

Задача сохранения работоспособности системы при возникновении двух неисправностей в системе частично решена в РЕЗЕРВИРОВАННОМ ВЫЧИСЛИТЕЛЬНОМ УСТРОЙСТВЕ (АС №1200292). В данном устройстве для повышения надежности между блоками памяти и процессора введен коммутатор, переключающий блоки по сигналам встроенных устройств оперативного контроля.

Общим недостатком известных вычислительных устройств является то, что как для работы схем мажоритации, так и для работы коммутатора, переключающего блоки в процессе работы, требуется синхронная и синфазная работа всех каналов устройства, что обеспечивается введением единого генератора синхроимпульсов. При такой реализации резервирования отказ этого генератора приводит к отказу устройства в целом, кроме того, наличие временного рассогласования одноименных сигналов разных каналов резервированного устройства требует снижения быстродействия с целью учета межканальных рассогласований, вызванных некоторыми отличиями задержек элементов разных каналов. Более того, в процессе работы вычислительной системы под влиянием температуры и особенно из-за воздействия внешнего ионизирующего излучения, например космического пространства, происходит деградация параметров электрорадиоизделий (ЭРИ), учесть которую при проектировании невозможно. Наиболее полно задача повышения надежности устройств, работающих при внешних неблагоприятных воздействиях, решена в прототипе - МОДУЛЬНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ (АС №747326), наиболее близкой к заявляемой системе. Известная система содержит несколько функциональных модулей, а именно вычислительные модули и модули связи с внешними подсистемами, работающие независимо друг от друга на собственной частоте синхронизации. Для обеспечения взаимодействия между модулями все они подключены к общесистемной магистрали. Для организации обменов по магистрали и управления работой функциональных модулей в систему введен центральный модуль управления (системный модуль), управляющий взаимодействием модулей по общесистемной магистрали.

Системный модуль периодически контролирует работоспособность функциональных модулей и может в случае снижения их быстродействия из-за деградации параметров послать команду в устройства синхронизации выбранного функционального модуля на изменение тактовой частоты, что обеспечивает адаптацию модулей системы к деградации параметров и ЭРИ, тем самым повышает надежность функционирования системы при работе в неблагоприятных условиях.

В то же время такая система, несмотря на ряд очевидных достоинств, имеет недостаток, который заключается в наличии центрального модуля, управляющего общесистемной магистралью. Такое построение системы приводит к отказу системы при возникновении отказа в центральном модуле.

С целью повышения надежности работы путем сохранения работоспособности центрального модуля при возникновении отказов в его оборудовании предлагается ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая несколько функциональных модулей, а именно К вычислительных модулей, и М модулей связи, центральный (системный модуль), устройство контроля и переключатель каналов.

Кроме того, в систему введен датчик времени и модуль системного запоминающего устройства.

На фиг.1 приведена структурная схема вычислительной системы, где цифрой 1 обозначен системный модуль, цифрами от 2-1 до 2-к обозначены К вычислительных модуля, цифрами от 3-1 до 3-м обозначены М модулей связи, цифрой 4 обозначено системное запоминающее устройство, цифрой 5 обозначено устройство контроля, цифрой 6 обозначен переключатель каналов системного модуля, цифрой 7 обозначен модуль датчика времени. Все модули подключены к двум каналам общесистемной магистрали, которые являются магистральными входами - выходами переключателя каналов, управляющие входы которого подключены к выходам устройства контроля, сигнальный вход которого подключен к сигнальному выходу датчика времени и объединен с сигнальным входом переключателя каналов, информационные входы - выходы которого подключены к входам - выходам системного модуля. Мультиплексные входы - выходы модулей связи являются одноименными входами - выходами системы.

На фиг.2 приведена структурная схема системного модуля, где цифрами 1, 2 и 3 обозначены процессоры, а цифрой 4 обозначен формирователь синхроимпульсов. Входы - выходы процессоров являются входами - выходами системного модуля, а выходы формирователя синхроимпульсов подключены к синхронизирующим входам процессоров.

На фиг.3 приведена структурная схема вычислительного модуля, где цифрой 1 обозначен процессор, цифрой 2 обозначено запоминающее устройство, цифрой 3 обозначен формирователь синхроимпульсов, а цифрой 4 обозначен блок связи с магистралью.

Выход процессора объединен с выходом блока связи с магистралью и подключен к входу запоминающего устройства, выход которого подключен к входам процессора и блока связи с магистралью, входы - выходы которого являются входами - выходами модуля.

На фиг.4 приведена структурная схема модуля связи, где цифрой 1 обозначен процессор, цифрой 2 обозначено запоминающее устройство, цифрой 3 обозначен формирователь синхроимпульсов, цифрой 4 обозначен блок связи с магистралью, цифрами 5 и 6 обозначены соответственно кодирующе-декодирующее устройство и приемно-передающее устройство мультиплексного канала связи. При этом выход процессора объединен с выходом блока связи с магистралью и подключен к входу запоминающего устройства, выход которого подключен к входу процессора и входу блока связи с магистралью, управляющий выход которого подключен к входу формирователя синхроимпульсов, первая группа выходов которого подключена к синхронизирующим входам процессора, а вторая группа выходов подключена к синхронизирующим входам блока связи с магистралью, мультиплексные входы - выходы которого являются одноименными входами - выходами модуля. Кроме того, информационный выход процессора подключен к входу кодирующе-декодирующего устройства, выход которого подключен к информационному входу процессора, а информационный выход подключен к входу приемно-передающего устройства, у которого мультиплексный вход - выход является мультиплексным входом - выходом модуля, а выход подключен к информационному входу кодирующе-декодирующего устройства, входы-выходы которого являются входами - выходами модуля.

На фиг.5 приведена структурная схема системного запоминающего устройства, где цифрами 1 и 2 обозначены соответственно первый и второй накопители, цифрой 3 обозначен блок связи с магистралью, цифрой 4 обозначен формирователь синхроимпульсов. При этом первый и второй выходы блока связи с магистралью подключены соответственно к входам первого и второго накопителей, выходы которых подключены к соответствующим входам блока связи с магистралью, управляющий выход которого подключен к входу формирователя синхроимпульсов, выходы которого подключены к синхронизирующим входам блока связи с магистралью, входы - выходы которого являются входами - выходами модуля.

На фиг.6 приведена структурная схема устройства контроля, где цифрами 1, 2 и 3 обозначены первый, второй и третий регистры контрольных кодов, цифрой 4 обозначен счетчик контрольного кода, цифрами 5, 6 и 7 обозначены соответственно первая, вторая и третья схемы сравнения. При этом группы входов регистров контрольных кодов являются входами устройства, а их выходы являются первой группой входов соответствующих схем сравнения, вторые группы входов которых подключены к выходам счетчика, сигнальный вход которого является сигнальным входом устройства, а выходы схем сравнения являются выходами устройства.

На фиг.7 приведена структурная схема переключателя каналов, где цифрами 1 и 2 обозначены первая и вторая группы мультиплексоров, три группы информационных входов - выходов которых являются соответствующими входами-выходами переключателя, а магистральные входы - выходы мультиплексоров являются одноименными входами - выходами переключателя и соответствующими входами - выходами первого и второго каналов общесистемной магистрали. Кроме того, переключатель содержит первую и вторую группы элементов И, ИЛИ, НЕ, обозначенные соответственно цифрами 3 и 4. Цифрами 5, 6 и 7 обозначены соответственно первый, второй и третий триггеры.

Входы мультиплексоров являются входами переключателя каналов, а их входы - выходы являются входами - выходами каналов магистрали. Информационные входы триггеров являются управляющими входами переключателя, а стробирующие входы триггеров являются сигнальным входом переключателя. При этом выходы триггеров подключены к входам групп элементов И, ИЛИ, НЕ, управляющих соответственно первой и второй группами мультиплексоров по следующей логике:

Если обозначить информационные входы мультиплексоров, соответствующие выходам трех каналов системного модуля как И1, И2 и И3, а связи с первым и вторым каналами магистрали обозначить соответственно M1 и М2, а выходы триггеров неисправности H1, H2 и Н3 (прямые), jH1, JH2 и jH3 (инверсные), то логика работы комбинационных элементов описывается следующими выражениями:

M1=(И1∧jH1)∨(И3∧H1)∨(И1∧(Н2∧Н3))∨И1∧(Н1∧(Н2∧Н3));

М2=(И2∧jH2)∨(И3∧(И3∧H2)∨И2∧(Н1∧Н3)∨И1∧(Н1∧Н2∧Н3).

На фиг.8 приведена структурная схема формирователя синхроимпульсов, где цифрой 1 обозначен задающий генератор, цифрой 2 обозначен элемент И, к первому входу которого подключен выход задающего генератора, цифрой 3 обозначен сдвиговый регистр, цифрами 4 и 5 обозначены первый и второй дешифраторы, а цифрами 5 и 6 обозначены первая и вторая группы триггеров-формирователей, выходы которых являются выходами формирователя, управляющий вход которого является дополнительным входом первого дешифратора, выходы которого подключены к входам триггеров-формирователей, а входы подключены к выходам сдвигового регистра, которые подключены также к входам второго дешифратора, выход которого подключен ко второму входу элемента И, выход которого подключен к входу сдвигового регистра. Первый дешифратор формирует запускающие и сбрасывающие сигналы на триггеры-формирователи, т.е. определяет временное положение каждого синхроимпульса в такте работы соответствующего модуля. Такт задается вторым дешифратором, причем сетка синхроимпульсов может перестраиваться по управляющему сигналу, поступающему на дополнительный вход первого дешифратора, благодаря чему может изменяться быстродействие и временная диаграмма работы модуля в целом или отдельных его узлов.

Система работает следующим образом:

Входная информация с датчиковых подсистем поступает на обработку через модули связи. Вычислительные модули, получив входные данные, проводят расчеты и, сформировав циклические массивы, необходимые для организации повторного счета при проведении режима восстановления, направляют их в один из накопителей системного запоминающего устройства, а рассчитанные массивы управляющей информации направляют в модули связи, откуда они передаются в исполнительные подсистемы.

Каждый цикл работы, задаваемый меткой времени, процессоры системного модуля выдают результаты контрольного теста в соответствующие процессорам регистры контрольных кодов. По заднему фронту сигнала метки времени происходит сравнение выданных результатов с контрольным заранее известным кодом, значение которого устанавливается при включении системы путем занесения фиксированного кода в счетчик контрольного кода, значение которого увеличивается на единицу по приходу переднего фронта каждой метки времени. При несовпадении выданного процессором кода с кодом счетчика включается триггер неисправности соответствующего канала. В соответствии с сигналами неисправности процессоров переключатель каналов подключает к общесистемной магистрали исправный процессор, который берет на себя управление на очередной цикл работы.

Изобретение относится к вычислительной технике и может быть использовано при создании вычислительных систем повышенной надежности. Техническим результатом является повышение надежности работы системы за счет сохранения работоспособности центрального модуля при возникновении отказов в его оборудовании. Вычислительная система содержит несколько (K) вычислительных модулей, несколько (М) модулей связи, модуль датчика времени, модуль системного запоминающего устройства, системный модуль. Синхронизирующий вход системного модуля подключен к выходу датчика времени, у которого этот выход подключен также к синхронизирующему входу устройства контроля, входы которого подключены к выходам системного модуля, у которого эти выходы подключены также к входам переключателя каналов, входы-выходы которого являются магистральными и подключены к входам-выходам системного запоминающего устройства, датчика времени, вычислительных модулей и модулей связи, мультиплексные входы-выходы которых являются входами-выходами системы. 7 з.п. ф-лы, 8 ил.

1. Вычислительная система, содержащая несколько (K) вычислительных модулей, несколько (М) модулей связи, системное запоминающее устройство и датчик времени, отличающаяся тем, что в ее состав введен системный модуль, синхронизирующий вход которого подключен к выходу датчика времени, у которого этот выход подключен также к синхронизирующему входу устройства контроля, входы которого подключены к выходам системного модуля, у которого эти выходы подключены также к входам переключателя каналов, входы-выходы которого являются магистральными и подключены к входам-выходам системного запоминающего устройства, датчика времени, вычислительных модулей и модулей связи, мультиплексные входы-выходы которых являются входами-выходами системы.

2. Вычислительная система по п.1, отличающаяся тем, что системный модуль содержит три процессора со своими запоминающими устройствами и формирователь синхроимпульсов, выходы которого подключены к синхронизирующим входам процессоров, входы-выходы которых являются соответствующими входами-выходами модуля.

3. Вычислительная система по п.1, отличающаяся тем, что вычислительный модуль содержит процессор, запоминающее устройство, блок связи с магистралью и формирователь синхроимпульсов, у которого первая группа выходов подключена к синхронизирующим входам процессора, вторая группа выходов подключена к синхронизирующим входам блока связи с магистралью, у которого входы-выходы являются входами-выходами модуля, а информационный выход объединен с выходом процессора и подключен ко входу запоминающего устройства, выход которого подключен к входам процессора и блока связи с магистралью, управляющий выход которого подключен ко входу формирователя синхроимпульсов.

4. Вычислительная система по п.1, отличающаяся тем, что модуль связи содержит процессор, запоминающее устройство, блок связи с магистралью, кодирующе-декодирующее устройство, приемно-передающее устройство и формирователь синхроимпульсов, у которого первая группа выходов подключена к синхронизирующим входам процессора, вторая группа выходов подключена к синхронизирующим входам блока связи с магистралью, у которого входы-выходы являются входами-выходами модуля, а информационный выход объединен с выходом процессора и подключен ко входу запоминающего устройства, выход которого подключен к входу блока связи с магистралью и входу процессора, информационный выход которого подключен к входу кодирующе-декодирующего устройства, выход которого подключен к информационному входу процессора, а информационный выход подключен к входу приемно-передающего устройства, у которого выход подключен к информационному входу кодирующе-декодирующего устройства, а мультиплексный вход-выход является входом-выходом модуля.

5. Вычислительная система по п.1, отличающаяся тем, что модуль системного запоминающего устройства содержит первый и второй накопители данных, формирователь синхроимпульсов, блок связи с магистралью, у которого входы-выходы являются входами-выходами модуля, а управляющий выход подключен к входу формирователя синхроимпульсов, выход которого подключен ко входу блока связи с магистралью.

6. Вычислительная система по п.1, отличающаяся тем, что устройство контроля содержит первый, второй и третий регистры контрольных кодов, выходы которых подключены к первым группам входов одноименных схем сравнения, выходы которых являются выходами устройства контроля, при этом вторая группа входов схем сравнения подключена к выходу счетчика контрольного интервала, стробирующий вход которого объединен со стробирующими входами схем сравнения и является сигнальным входом устройства контроля.

7. Вычислительная система по п.1, отличающаяся тем, что переключатель каналов содержит первую и вторую группы мультиплексоров, входы которых являются входами переключателя, управляющие входы подключены к выходам одноименных схем И, ИЛИ, НЕ, входы которых подключены к выходам триггеров, входы которых являются соответствующими входами переключателя, при этом входы-выходы мультиплексоров являются входами-выходами переключателя.

8. Вычислительная система по п.2, отличающаяся тем, что формирователь синхроимпульсов содержит задающий генератор, выход которого подключен к первому входу элемента И и синхронизирующему входу сдвигового регистра, выход которого подключен к входам первого дешифратора и входам второго дешифратора, выход которого подключен ко второму входу элемента И, а выходы первого дешифратора подключены к входам первой и второй групп триггеров-формирователей, выходы которых являются выходами формирователя синхроимпульсов, управляющий вход которого является одноименным входом первого дешифратора.