Устройство для программного управления Советский патент 1990 года по МПК G05B19/18 

8

C/J

Л1Г.1

Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве устройства .управления системами в реальном масштабе времени.

Целью изобретения является экономия объема памяти устройства за счет уменьшения части объема избыточной информации путем выравнивания разрядности кода временного интервала и кода операции по совокупности из наибо-ь лее повторяющихся команд, при этом длинные команды разбиваются на несколько обычных.

На чертеже приведена структурная схема предлагаемого устройства.

Устройство для программного управления содержит входной счетчик 1, дешифратор 2, выходной регистр 3, блок 4 памяти, элемент 5 задержки (каскадное соединение одновибраторов), счетчик 6 адреса, выход которого подключен к адресному входу блока 4 памяти, первый вход входного счетчика 1 является входом 7 устройства, выход элемента 5 задержки соединен с входом счетчика 6 адреса, выход выходного ре гистра соединен с дешифратором 2, выход которого является выходом 8.устройства, которое содержит первую 9 - 9у и вторую 10д - 10П группы регистров сдвига, первый II и второй 12 мультиплексоры, дополнительный счетчик 13 импульсов, первый 14 и второй 15 триггеры и третий мультиплексор 16. Устройство работает следующим образом.

Обычная команда - команда заданной длины, разрядность которой позволяет производить выдачу наиболее часто встречающихся команд,состоящим из кодов операции и интервалов времени между командами.

Каждая ячейка памяти блока 4 памяти содержит код операции и код временного интервала, через который должна быть выполнена следующая команда, а также признак следования длинных команд, который указывает ее первый и последний адрес. С целью наиболее эффективного использования блока памя ти длинные команды разбиты на несколь ко обычных команд.

В исходном состоянии счетчик 6 ад реса установлен в нулевое состояние, триггер 14 находится в исходном состоянии, сигнал с его выхода устанав- ливает мультиплексор 11 в положение,

0

5

0

5

0

5

когда вход 7 подключен к счетному входу счетчика 13, причем состояние счетчика 1 может быть произвольным, так как выход переноса счетчика 1 заблокирован мультиплексором I1. Во все разряды входного 1 и дополнительного

13счетчиков записаны единицы, первый

14и второй 15 триггеры установлены

в нулевое состояние, при этом нулевое состояние счетчика 6 адреса соответствует адресу первой ячейки блока 4 памяти, а вход 7 устройства через рой мультиплексор 11 подключен к входу дополнительного счетчика 13.

Поступивший на вход 7 устройства сигнал входной частоты вызывает появление сигнала переполнения дополнительного счетчика 13, который через вход мультиплексора 16, поступив на управляющий вход блока 4 памяти, производит считывание содержимого первой ячейки памяти в m первых,регистрах 9,, - 9m сдвига и в п разрядов выходного регистра 3 по сигналу с управляющего выхода блока 4 памяти. С выхода дополнительного счетчика 13 сигнал также поступает на вход триггера 14, который остается в исходном состоянии в случае прохождения обычной команды. Записанный в m первых регистрах 9 « - Ч и, сдвига код временного интервала, через который необходимо выполнить следующую команду, поступает по входам в дополнительный счетчик 13. Задержанный элементом 5 задержки сигнал увеличивает содержимое счетчика 6 адреса на единицу. Код операции с п разрядов выходного регистра 3 поступает на вход дешифратора 2 и на выходе У устройства появляется сигнал управления. Сигналами входной частоты через мультиплексор 11 отсчитывается временной интервал между командами, при этом сигнал переполнения дополнительного счетчика 13 вызывает считывание содержимого второй ячейки памяти блока 4 памяти и т.д. В дальнейшем работа устройства повторяется при поступлении обычных команд.

I

Считывание длинных команд с блока 4 памяти осуществляется последовательно в виде 1 составляющих частей команды, которые отличаются от обычных команд признаком опознавания.

Устройство при исполнении длинной команды, состоящей из нескольких обычных команд,работает следующим образом.

Пусть по очередному сигналу переполнения счетчика 13, который поступает через мультиплексор 16 на управляющий вход блока 4, памяти, происходит считывание содержимого ячейки памяти, имеющей опознавание длинной команды. При этом по сигналу с управляющего выхода блока 4 памяти с приходом входной частоты (по входу 7) срабатывает триггер 15, выходной сигнал которого переводит мультиплексор 16 в состояние, отключающее выход счетчика 13 и подключающее входную частоту к элементу 5 задержки и управляющему входу блока 4 памяти. По срабатыванию триггера 14 посредством мультиплексора 12 выход переноса входного счетчика 1 подключается к входу дополнительного счетчика 13. Одновременно сигналом с второго выхода мультиплексора 12 происходит считывание информации с вторых п выходов блока 4 памяти в п регистров 10 - lOn сдвига, запись которых на выходной регистр 3 запрещена сигналом с выхода мультиплексора 12. При этом код временного интервала адреса длинной команды записывается в п первых регистров 9Д - 9т сдвига по сигналу с второго выхода элемента 5 задержки, а код операции - в п второй группы регистров 10 4 - 10П. Далее с приходом импульсов входной частоты через мультиплексор 16 с задержкой происходит увеличение содержимого счетчика 6 адреса на единицу и последовательное считывание инЛормации с блока 4 памяти с соответствующим сдвигом ранее записанной инЛормации в п первой труп пы регистров 9 - Ч сднига и п второй группы регистров 10ц - 1 Оп сдвига соответственно до прихода сигнала с признаком последнего адреса длинной команды. С приводом 1-го (последнего) адреса с управляющего выхода блока 4 памяти поступает сигнал на триггер 14, и триггер 15 по импульсу входной частоты в эвращается в исходное состояние, подключая выход дополнительного счетчика 13 через мультиплексор 16 к управляющему входу блока 4 памяти и к входу элемента 5 задержки.

При этом по сигналу с выхода элеента 5 задержки через мультиплексор 12 производится запись кода временного нтервала первой и второй группы выодов m первых регистров 9 - 9т двига в дополнительный 13 и входной

698046

I счетчики, а код операций с выходов п вторых регистров 10 - 10„ сдвига в выходной регистр 3 и через дешиф- , ратор 2 на выход 8 устройства.

Сигналами входной частоты отсчитывается временной интервал, сигнал 4 переполнения с дополнительного счетчика 13 вызывает считывание содержи-

Ю мого очередной ячейки блока А памяти и далее работа устройства повторяется.

Начальная запись в блок 4 памяти может быть осуществлена путем ния дополнительного адресного входа и входа импульсов записи (цепи - - чальной записи не показаны).

В предлагаемом устройстве объем памяти уменьшен за счет исключения

20 поля памяти, содержащего адрес следу ющей команды, что соответственно уменьшает аппаратурные затраты. Крск того, устройство для программного уп равления по сравнению с известным

25 позволяет уменьшить объем блока памяти за счет исключения избыточной информации путем преобразования длинны команд в короткие.

30

Формула изобретен г

5

Устройство для программного упрч ления, содержащее входной счетчик, дешифратор, выходной регистр, блок памяти, элемент задержки и счетчик адреса, выход которого подключен к адресному входу блока памяти, первый вход входного счетчика является входом устройства, первый выход элемента задержки соединен с входом счетчика ,Q адреса, выход выходного регистра соединен с дешифратором, выход которого является выходом устройства, отличающееся тем, что, с целью экономии объема памяти при управ- с лении системами по жесткой временной циклограмме, имеющей разные циклы, в него введены первая и вторая rp/r/:i регистров сдвига, первый второй и третий мультиплексоры, дополнительный Q счетчик импульсов, первый и второй триггеры, при этом первая группа выходов блока памяти соединена с входами последовательной записи регистров сдвига первой группы, вторая группа выходов блока памяти соединена с входами последовательной записи регист- ров сдвига второй группы, а также с первой группой входов записи выходного регистра соответственно, группа

5

первых выходов регистров сдвига первой группы соединена с первой группой информационных входов дополнительного счетчика импульсов, группа вторых выходов регистра сдвига первой группы соединена с группой информационных

входов входного счетчика, выход переноса которого соединен с первым информационным входом первого мультиплексора, управляющий вход которого соединен с прямым выходом первого триггера, а выход - со счетным входом дополнительного счетчика импульсов, установочный вход которого соединен ,с установочным входом входного счетчика, с входом записи выходного регистра и с первым выходом второго мультиплексора, второй выход которого со- единен с второй группой входов регистров сдвига второй группы, выходы которых подключены к второй группе входов выходного регистра, в/горой выход элемента задержки соединен с

5

5

группой вторых разрядных входов регистров сдвига первой группы и с информационным входом второго мультиплексора, информационный вход .устройства соединен с вторым информационным входом первого мультиплексора и с тактирующим входом второго триггера, информационный вход которого соединен с управляющим входом второго мультиплексора, с выходом управляющей информации блока памяти и с информационным входом первого триггера, управляющий вход которого соединен с выходом переполнения дополнительного счетчика импульса и с управляющим входом третьего мультиплексора, первый информационный вход которого сое- динен с выходом второго триггера, второй информационный вход третьего мультиплексора соединен с информационным входом устройства, а выход тре тьего мультиплексора подключен к входу элемента задержки и к входу считывания блока памяти.

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники. Целью изобретения является экономия объема блока памяти при управлении системами по "жесткой" временной циклограмме, имеющей разные временные циклы. Устройство содержит входной счетчик 1, дешифратор 2, выходной регистр 3, блок 4 памяти, элемент 5 задержки, счетчик 6 адреса, вход 7 и выход 8, M первых регистров 9₁...9_M сдвига, N вторых регистров 10₁...10_N сдвига, первый 11 и второй 12 мультиплексоры, дополнительный счетчик 13, первый 14 и второй 15 триггеры, третий мультиплексор 16. Данное устройство позволяет уменьшить объем блока памяти за счет исключения избыточной информации путем преобразования "длинных" команд в "короткие". 1 ил.