Цифровой коррелятор сигналов различной доплеровской частоты Советский патент 1990 года по МПК G06F17/15 

315

Изобретение относится к измерительной и вычислительной технике и может быть использовано для измерения функции взаимной корреляции между двумя случайными процессами, задержанными один относительно другого.

Целью изобретения является повышение быстродействия.

На чертеже приведена структурная схема предлагаемого цифрового коррелятора.

Коррелятор содержит аналого-цифровой преобразователь 1 (А1Щ), блок 2 задержки, блоки 3 и 4 элементов И, аналого- цифровой преобразователь 5, элемент И 6, блок 7 элементов ИЛИ, блок 8 аналого-цифровых преобрачова- телей, блок 9 элементов И, блок 10 элементов ИЛИ, вход 11 запуска, элемент И 12, блок 13 элементов И, блок 14 элементов ИЛИ, блок 15 накопителей дешифратор 16, делитель 17 частоты, блок 18 делительной частоты, блок 19 определения максимального значения, регистры 20 и 21, генератор 22 тактовых импульсов, элемент И 23, делитель 24 частоты, триггеры 25 и 26, элемент И 27, элементы 28 и 29 задержки, умножители 30.

Коррелятор работает следующим образом.

В исходном состоянии триггеры 25 и 26 находятся в нулевом состоянии. Элемент И 23 заперт и импульсы гене ратора 22 тактовых импульсов не про ходят на ее выход. При поступлении импульса запуска на вход коррелятора производятся обнуление делителей 17 и 24, блока 15 накопителей и блока 18 делителей, а триггер 25 устанавливается в единичное состояние. Триггер 26 также устанавливается в единичное состояние. Установление триггера 25 открывает элемент И 23, в результате чего импульсы с генератора 22 прохо- дят через элемент И 23 на вход делителей 17 и 24 и на вход блока 18 делителе Установление триггера 26 в единичное

л-

состояние открывает элемент И 12, элмент И 6 и блок элементов И 4. Импулсы квантования с выхода первого делителя 17 (частота следования которых выбирается по теореме Котельникова) поступают на синхроходы АЦП 1 и 5, в которых аналоговые сигналы, поступающие на вход коррелятора, преобразуются в цифровой код. Цифровые отсчеты с выхода АЦП поступают на блок

10

15

20

161

,

.

25

30

35

40

45

50

55

24

2 задержки, число выводов которого равно N, где N - число вычисляемых ординат взаимной корреляционной функции. Цифровые отсчеты с выходов блока 2 задержки проходят через открытый блок элементов И 4, проходят через блок элементов ИЛИ 7 и поступают на блок 11 умножения. Цифровые отсчеты с выходов второго АЦП 5 проходят через открытый элемент И 6, проходят через блок элементов ИЛИ 10 на вторые входы блока 11 умножений. В умножителях 30 происходит перемножение входных отсчетов. Результаты перемножения поступают в блок 15, где производится накопление результатов перемножения. При появлении импульса на выходе делителя 24, который определяет время накопления, триггер 26 устанавливается в нулевое состояние. Через элемент И 27 этот импульс не проходит, так как триггер 26 был установлен в единичное состояние. Импульс с выхода делителя 24 задерживается в элементе 28 задержки на время срабатывания блока 19 определения максимального значения. Блок 19 анализирует выходные коды блока 15 и определяет код накопителя с максимальным значением. Этот код выделяется на выходе блока 19 и поступает на входы регистров. Импульс с выхода элемента 28 задержки, задержанный на время срабатывания блока 19, поступает на первый регистр 20 и записывает код с выхода блока 19 в регистр 0. Этот код поступает на первый выход коррелятора и несет информацию о времени задержки принимаемых сигналов. Код с выхода регистра 20 дешифрируется дешифратором 16, на выходе которого появляется высокий потенциал на той шине, которая определяет номер канала блока 20 задержки, номер которого несет информацию о времени задержки. Дешифратор 16 работает только при поступлении на синхровход разрешающего потендиала. В остальных случаях на всех выходах дешифратора 16 нулевые уровни. Таким образом в блоке элементов И 3 открывается тот элемент, который определяет номер канала задержки. Цифровые отсчеты этого канала задержки блока 2 задержки через открытый элемент И блока элементов И 3 поступают на все входы умножителей 30 через блок элементов ИЛИ 7. В связи с тем, что триггер 26 находится в нулевом состоянии открываются

третий 9 и четвертый 13 блоки элементов И. В этом случае благодаря открытому блоку элементов И 9 цифровые отсчеты с выхода АЦП 5нс выходов блока АЦП 8 проходят через блок элементов И 9J проходят через блок элементов ИЛИ Ю и поступают на входы умножителей 30. В умножителях 11 происходит перемножение отсчетов и ре- эультат перемножения поступает на блок 15. В связи с тем, что блок элементов И 13 открыт, синхроимпульсы с выходов блока 18 делителей проходят на его выход, проходят через блок элементов ИЛИ 14 и поступают на накопители. По этим синхроимпульсам и происходит накопление результатов в блоке 15. При появлении импульса на выходе делителя 24 он проходит через элемент И 27, устанавливает триггер 25 в нулевое состояние, а также проходит через элемент 29 задержки на син- хровход второго регистра 21. В результате этого в регистр 21 записывается код канала с максимальным результатом накопления, т.е. определяется смешение по частоте Доплера. Таким образом, в результате двух циклов вычисления взаимной корреляционной функции осуществляется вычисление и времени задержки и частоты Допрела. Таким образом удается раз увеличить быстродействие и этим достичь постав

ленной цели изобретения. В блоке 19 проходит на выход только номер канала, содержащего максимальное число.

К концу вычислений информация о времени задержки записана п регистре 20, .а информация об разности доп- леровских частот принимаемых сигналов записана в регистре 21.

Формула изобретения

45

Цифровой коррелятор сигналов различной доплеровской частоты, содержащий два аналого-цифровых преобразователя, два делителя частоты, генератор тактовых импульсов, первый элемент И, JQ два блока элементов И, группу умножителей, блок накопителей, блок задержки, первый триггер, причем информационные входы первого и второго аналого- цифровых преобразователей являются со-,.,- ответствующими информационными входа- - ми коррелятора, вход запуска первого аналого-цифрового преобразователя соединен с выходом первого делителя час26

тоты, а выход - с информационным вхоQ5 0 5 0

5

д

5

Q ,-

дом блока задержки, вход установки в 1 первого триггера является входом запуска коррелятора, а прямой выход соединен с первым входом первого элемента И, отличающийся тем, что, с целью повышения быстродействия, в него дополнительно введены второй, третий и четвертый элементы И, три блока элементов ИЛИ, блок аналого- цифровых преобразователей, третий и четвертый блоки элементов И, блок делителей частоты, первый и второй элементы задержки, первый и второй регистры, блок определения максимального значения, второй триггер и дешифратор, тактовый вход которого соединен с инверсным выходом второго триггера, выход первого регистра соединен с информационна входом дешифратора и является выходом времени задержки между сигналами коррелятора, выходы дешифратора соединены с управляющим входом первого блока элементов И, выход которого соединен с входом первого блока элементов ИЛИ, группа информационных входов первого блока элементов И соединена с группой соответствующих выходов блока задержки и с группой соответствующих информационных входов второго блока элементов И, управляющий вход которого соединен с первыми входами второго и третьего элементов И и с прямым выходом второго триггера, группа выходов второго блока элементов И соединена с группой входов первого блока элементов ИЛИ, выходы которого соединены с первыми входами соответствующих умножителей группы, вторые входы которых соединены с соответствующими выходами второго блока элементов ИЛИ, а выходы - с соответствующими входами блока накопителей, тактовый вход которого соединен с выходом третьего блока элементов ИЛИ, первый и второй входы которого соединены соответственно с выходом третьего блока элементов И и с выходом третьего элемента И, второй вход которого соединен с первым входом третьего блока элементов И, с выходом первого делителя частоты и с входом запуска второго аналого-цифро- вого преобразователяt выход которого соединен с вторым входом второго элемента И и с первым входом группы входов четвертого блока элементов И, i-й (,...,N, N - число ординат кор

715

реляционной функции) вход группы входов которого соединен с (1-1)-м выходом блока аналого-цифровых преобразователей, информационный вход которого подключен к второму информационному входу коррелятора, а (1-1)-й вход запуска соединен с (1-1)-м выходом блока делителей частоты и с i-м входом группы входов третьего блока элементов И, управляющий вход которого соединен с управляющем входом четвертого блока элементов И, с инверсным выходом второго триггера и с первым входом четвертого элемента И, выход которого соединен с входом установки в О первого триггера и через первый элемент задержки - с тактовым входом второго регистра, разрядные входы которого соединены с соответствующими разрядными выходами блока определения максимального значения и с разрядными информационными входами первого регистра, выход второго регистра является выходом коррелятора, входы блока определения максимального значения соединены с соответствующими выхода

61

г 5

0

2В

ми блока накопителей, вход обнуления которого соединен с входами установки в начальное состояние первого и второго делителей частоты и блока делителей частоты, с входом установки в 1 второго триггера и подключен к входу запуска коррелятора, выход второго делителя частоты соединен с входом установки в О второго триггера, с вторым входом четвертого элемента И и через второй элемент задержки - с тактовым входом первого регистра, информационный вход первого делителя частоты соединен с информационными входами второго делителя частоты и блока делителей частоты и с выходом первого элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход второго элемента И соединен с первым входом второго блока элементов ИЛИ, второй вход которого соединен с соответствующим выходом четвертого блока элементов И, выход второго регистра является выходом значения разности доплеровских частот сигналов коррелятора.

Изобретение относится к измерительной технике. Целью изобретения является повышение быстродействия. Коррелятор содержит аналого-цифровые преобразователи (АЦП) 1, 5, блок 2 задержки, блоки 3, 4, 9, 13 элементов И, элементы И 6, 12, 23, 27, блоки 7, 10, 14 элементов ИЛИ, блок 8 АЦП, блок 15 накопителей, дешифратор 16, делители 17, 24 частоты, блок 18 делителей частоты, блок 19 определения максимального значения, регистры 20, 21, генератор 22 тактовых импульсов, триггеры 25, 26, элементы 28, 29 задержки, умножители 30. В корреляторе осуществляется одновременное преобразование сигнала по одному из входов с помощью блока АЦП, запускаемых с разной частотой, накопление результатов корреляции и определение номера канала с максимальным значением результата накопления. 1 ил.