Устройство для определения взаимной корреляционной функции Советский патент 1988 года по МПК G06F17/15 

Изобретение относится к области вычислительной техники и может, быть использовано в системах автоматического управления и пассивных локационных системах для измерения задержки случайных сигналов.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 приведена структурная схема устро йства для определения взаимной корреляционной функции; на фиг.2 - структурная схема коррелятора.

Устройство для определения взаим- ной корреляционной функции содержит полосовые фильтры ,. детекторы 2...2ц, первый блок 3 определения максимального значения, первый блок 4 памяти,-первый регистр 5, первый управляющий делитель 6 частоты, первый 7 и второй 8 аналого-цифровые преобразователи (АЦП), коррелятор 9, первый элемент И 10, полосовые фильтры 11,...1f(, детекторы 12, второй блок 13 определения максимального значения, второй блок 14 памяти, второй регистр 15, второй управляемый делитель 16 частоты, делитель 17 частоты, триггер 18, второй элемент И 19, генератор 20 тактовых импульсов, элемент ИЛИ 21.

Коррелятор содержит элемент И 22, элемент ИЛИ 23, первый счетчик 24, перемножитель 25, накапливающий сумматор 26, регистр 27, второй блок 28 памяти, элемент И 29, элемент ИЛИ 30, второй счетчик 31, триггер 32, эле менты И 33,34, третий счетчик 35, элемент НЕ 36, генератор 37 тактовых им - пульсов, первый блок 38 памяти, элемент ИЛИ 39.

Устройство для определения взаимной корреляционной функции работает следующим образом.

Сигнал X(t) поступает на входы согласованных фильтров I,...IN, С помощью этих фильтров перекрьшается весь диапазон доплеровских частот. Таким образом, сигнал X(t) проходит через тот согласованный фильтр, который настроен на ту доплеровскую частоту, которую имеет сигнал X(t). В дальней- шем сигнал, прошедщий согласованный фильтр, детектируется и поступает на вход блока 3. С выхода последнего код каналу, через который прошел сигнал, поступает на адресные входы блока 4. В блоке 4 предварительно записан по каждому адресу оптимальный коэффициент деления, который выбирается

из условия К, 1 + |. где V - скорость

передвижения источника сигналов относительно приемника X; С - скорость распространения сигналов в данной среде. Код оптимального коэффициента деления поступает на входы регистра 5

По такому же принципу определяется и коэффициент деления сигнала Y(t) В этом случае в запоминающее устройство также записан предварительно код коэффициента деления по всем адресам. И код коэффициента деления с выхода блока 14 поступает на входы регистра 15. I . ,

Запись сигналов начинается по команде Запуск. По этому сигналу код коэффициента деления сигнала К, запи сьшается в регистр 5, а код коэффициента деления сигнала К записывается в регистр 15. Одновременно сигнал Запуск производит обнуление управляемых деталей 6 и 16, проходит чере элемент ИЛИ 21, обнуляет делитель 17 и устанавливает триггер 18 в единичное состояние. Нулевой сигнал с инверсного выхода триггера .18 поступает на второй вход элемента И 10, запрещая прохождение сигналов коррелятора 9 на выход устройства. Единичный сигнал с прямого выхода триггера 18 поступает на вход элемента И 19 и разрешает прохождение импульсов генератора 20 тактовых импульсов на выход элемента И 19, т.е. на входы управляемых делелителей 6 и 17 частоты. Управляемые делители 6 и 16 на своем выходе вырабатьгоают последовательность импульсов квантования, т.е. импульсов, по которым АЦП 7 и 8 производят квантование входных налов X(t) и Y(t) по амплитуде и по времени. Делитель 17 делит последовательность импульсов квантования. Коэффициент деления его выбирается равным объему выборки, т.е. по окончании выборки входных отсчетов на выходе делителя 17 появляется выходной импульс, который устанавливает триггер 18 в нулевое состояние-. Этим запрещается прохождение импульсов с ВАПсода генератора 20 тактовых импульсов через элемент И 19 и разрешается работа коррелятора 9, а также открывается элемент И 10, разрешая прохождение последовательности ординат взаИННОЙ корреляционной функции на выход устройства.

Коррелятор (фиг.2) работает сле- дуняцим образом. Отсчеты входных сиг- налов поступают на информационные входы блоков 38 и 28 памяти. Адрес ячейки памяти запоминающих устройств 38 и 28 определяется кодом с выходов счетчиков 24 и 31, Сигнал записи в блоки 38 и 28 снимается с вьтхода элементов И 22 и 29 соответственно. Этот же сигнал проходит через элемент ИЛИ

23и 30 на счетный вход соответстве.чг но счетчика 24 и 31 и по заднему фрон- ту изменяет состояние счетчиков. Таким образом импульсы квантования проходят через элементы И 22 и 29 соответственно, производят запись вход- Hbix отсчетов Ьигналов, проходят че- рез элементы ИЛИ 23 и 30 соответственно и по заднему фронту изменяют состояние соответственно счетчика 24

и 31. Генератор 37 при записи информации не .работает. После окончания записи информации на вход запуска генератора 37 поступает 1, и производит ее обнуление счетчиков 24,31 и 35. Генератор 37 вьздает на,своем выходе последовательность импульсов, которые проходят через элемент И 33 на входы элементов ИЛИ 23 и 30 и в дальнейшем на счетные входы счетчиков

24и 31. Таким образом счетчики 24

и 31 начинают вьщавать постоянно возрастающий код адреса блоков 38 и 28, которые работают в этом случае на считьгаание информации. Так как в первом случае счетчики 24 и 31 находились одинаково в нулевом состоянии, то с блоков 38 и 28 начинается счи- тывание одноименных отсчетов входных сигналов. Эти отсчеты поступают с выходов блоков 38 и 28 на перемножитель 25, где перемножаются и поступают на накопитель, где производится накоп- ление отсчетов ординаты взаимной корреляционной функции. По заднему фронту импульса с предпоследнего разряда счетчика 24 вычисленная ордината взаимной корреляционной функции перепи- сьтается в регистр 27, а также увеличивается на единицу состояние счетчика 35 и устанавливается триггер 32 в нулевое состояние. В этом случае закрьшается элемент И 33 и открывает- ся элемент И 34, который пропускает на свой выход импульс генератора 37. Прошедший через элемент И 34 импульс переписьгоает код состояния счетчика

35 в счетчик 31, проходит через элемент ИЛИ 39 и устанавливает счетчик 24 в О и по заднему фронту устанавливает триггер 32 в единичное состояние, что приводит к открыванию элемента И 33. Благодаря этому удается сместить адреса считьтания информаци блоков 38 и 28 памяти ЗУ на один разряд, что определяет начало вычислени следукяцей ординаты взаимной корреляционной функции.

Формула изобретения

Устройство для определения взаимной корреляционной функции, содержащее первый и-второй аналого-цифровые преобразователи, информационные входы которых являются соответствующими информационными входами устройства, два элемента И, триггер, генератор тактовых импульсов, элемент РШИ, первый управляемый делитель частоты, делитель частоты, два регистра, коррелятор, причем выход первого элемента И является выходом устройства, инверсный и прямой выходы триггед)а соединены соответственно с первыми входами первого и второго элементов И, вход установки в 1 триггера является входом запуска устройства, выход управляемого делителя частоты соединен с тактовым входом первого аналого- цифрового преобразователя, отличающееся тем, что, с целью увеличения быстродействия, в него до- полнительно введены две группы полосовых фильтров, две грзттпы детекторов, два блока определения максимального значения, два блока памяти, второй управляемый делитель частоты, причем коррелятор содержит четыре элемента И, три элемента ИЛИ, элемент НЕ, два блока памяти, три счетчика, триггер, генератор тактовых импульсов, перемножитель, накапливакщий сумматор и регистр, информационные входы первого и второго блоков памяти коррелятора соединены с выходами соответствуклцих аналого-цифровых пре- образователей, первые и вторые входы элементов И коррелятора соединены с тактовыми входами аналого-цифровых преобразователей, вторые входы первого и второго элементов И соединены с выходом элемента НЕ коррелятора, выход первого элемента И в корреляторе соединен с первым входом первого элемента ИЛИ коррелятора и тактовым входом первого блока памяти коррелятора, выход второго элемента И коррелятора соединен с первым входом второ го элемента ИЛИ коррелятора и тактовым входом второго блока памяти коррелято- ра, выходы первого и второго элементов ИЛИ коррелятора соединены со счетными входами первого и второго счетчи- ков соответственно, разрядные выходы которых соединены с адресными входами соответственно первого и второго блоков памяти корреляторов, выходы кото- рык соединены соответственно с пер- вым и вторым входами перемножителя, выход которого через накапливающий сумматор соединен с информационным входом регистра коррелятора, вход разрешения записи которого соединен со счетным входом третьего счетчика, с входом установки в О трнггера коррелятора и с предпоследним разрядным выходом первого счетчика, прямой и инверсный выходы триггера корреля- тора-соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых соединены с выходом генератора тактовых импульсов коррелятора, выход третьего элемента И соединен с вторыми входами первого и второго элементов ИЛИ, выход четвертого элемента И соединен с входом разрешения записи второго счетчика, с входом установки в 1 триггера коррелятора и с первым входом третьего элемента ИЛИ, второй вход которого соединен с входами установки в О второго и третьего счетчиков, выход третьего - элемента ИЛИ соединен с, входом уста- новки в О первого счетчика, разрядг ные выходы третьего счетчика соединены о разрядными входами задания начального значения второго счетчика, информационные входы устройства соедине- ны с входами полосовых фильтров соответственно первой и второй групп, выходы

полосовых фильтров первой группы через детекторы первой группы соединены с входами группы первого блока определения максимального значения, выход которого соединен с адресным входом первого блока памяти, выход которого соединен с информационным входом первого регистра, выходы полосовых фильтров второй группы через детектора второй группы соединены с входами группы второго блока определения максимального значения, выход которого соединен с адресным входом второго блока памяти, выход которого соединен с информационным входом второго регистра, вход разрешения записи которого соединен с входами установки в О делителя частоты, первого и второго управляемых делителей частоты, с входом разрешения записи первого регистра, с первым входом элемента ШШ и являются входом запуска устройства, разрядные выходы первого и второго регистров соединены с управляющими входами соответственно первого и второго управляемых делителей частоты, информационные входы которых соединены с выходами второго элемента И, второй вход которого соединен с выходом генератора тактовых импульсов выход второго управляемого делителя частоты соединен с тактовым входом второго аналого-цифрового преобразователя, информационный вход делителя частоты соединен с выходом второго управляемого делителя частоты, выход делителя частоты соединен с входом установки в 1 триггера и с вторым входом эл е- мента ШШ, выход которого соединен с вторым входом третьего элемента ИЛИ коррелятора, инверсный выход триггера соединен с входом запуска генератора тактовых импульсов коррелятора и с входом элемента НЕ коррелятора, второй вход первого элемента И соединен с выходом регистра коррелятора.

Изобретение относится к вычисли тельной технике. Целью изобретения является повьшение быстродействия. Работа устройства основьшается на определении доплеровских смещений частот сигналов и соответствующем изменении частот квантования, уравнивающем длительности сигналов на входах коррелятора. Устройство содержит полосовые фильтры 1,-1, детекторы 2|-2„, 12,-12,ij, блоки 3,13 определения максимального значения, блоки 4,14 памяти, регистры 5,15, управляемые делители 6,16 частоты, аналого-цифровые преобразователи 7,8, коррелятор 9, элементы И 10,19, делитель частот ты 17, триггер 18, генератор 20 тактовых импульсов. Коррелятор содержит элементы И, элементы ИЛИ, счетчики, блоки памяти, перемножитель, накапливающий сумматор, регистр, триггер, генератор тактовых импульсов. 2 ил. i (Л С