Функциональный преобразователь Советский патент 1990 года по МПК G06F7/544 

сд

сх | ел

Изобретение относится к вычислительной технике и может быть использовано в ЭВМ в качестве сопропроцессора для вычисления произвольных функций или как самостоятельное устройство в системах цифрового автоматического управления. Целью изобретения является расширение функциональных возможностей преобразователя за счет дополнительного вычисления обратной функции. Функциональный преобразователь содержит регистр аргумента, информационным входом которого является информационный вход преобразователя, а синхронизирующим входом - вход запуска преобразователя, триггер, три элемента И, регистр нижней границы, регистр верхней границы, сумматор, две схемы сравнения, регистр последовательных приближений, два блока памяти, два триггера, элемент ИЛИ, четыре мультиплексора, триггер выбора режима работы. В преобразователе реализуется хранение таблиц аргументов и соответствующих им значений функции, доступ к которым с использованием бинарного поиска обеспечивает табличное вычисление либо прямой, либо обратной ей функции (в зависимости от выбора таблицы). 1 ил.

Изобретение относится к вычислительной технике, в частности к устройствам вычисления функций, и может быть использовано в ЭВМ в качестве сопроцессора для вычисления произвольных функций или как самостоятельное устройство в системах цифрового автоматического управления.

Цель изобретения - р.-сширение функциональных возможностей за счет дополнительного вычисления обратной функции.

На чертеже представлена блок-схе-. ма преобразователя.

Преобразователь содержит регистр I аргумента, вход 2 аргумента, вход 3 запуска, триггер 4, элемент И 5, регистры нижней 6 и верхней 7 гра-- ниц, сумматор 8, схему 9 сравнения регистр 10 последовательных приближений, блоки М и 12 памяти, триггер I3, схему I4 сравнения, элемент И 15 элемент ИЛИ 16, элемент И 17, мультиплексоры 18 и 19, сигнальный выход

20, мультиплексоры 21 и 22,.выход 23 результата, триггер 24 режима, входы 25 и 26 задания режима, вход 27 тактовых импульсов, выход 28 элемента И 5, элемент 29 задержки и выход 30 элемента задержки.

Функциональный преобразователь работает спедугощим образом.

В исходном состоянии в блоке 11 памяти записаны дискретные значения аргумента, а в блоке 21 памяти - соответствующие PJM значения функции. Триггер 4 находится в нулевом состоянии, все разряды регистра 6 нижней границы - в нулевом состоянии, все разряды регистра 7 верхней границы - в единичном.

При необходимости вычисления функции от заданного аргумента, на вход 25 устройства подается единичный потенциал, по которому устанавливается в 1 триггер 24 выбора режима работы, единичный потенциал Q прямого выхода которого подключает посредством мультиплексора 21 выхо- Д1)1 блока 1 1 к входам схемы 14 сравнения, а также посредством мультиплексора 18 - выход элемента Н 5 к входу разрешения чтения блока . 11 памяти. Кроме того, нулевой потенциал с инверсного выхода триггера 24 обеспечивает подключение через мультиплексор 19 выхода элемента ИЛИ 16 входу блока 2 памяти, а через мультиплексор 22 - выходов блока памяти к выходам 23 результата.

Одновременно на информационный вход 2 подается код аргумента, а на вход 3 запуска подается сигнал, по которому производится запись кода аргумента на регистр 1 аргумента и установка триггера 4 в единичное состояние, сигнал с прямого выхода которого открывает элемент И 5 для прохождения синхронизирующих импульсов с тактового входа 27 на регистр 10 последовательных приближений, триггер 13, вход мультиплексора 18, а через последний - на вход первого блока 11 памяти, а также на элемент 29 задержки., с выхода 30 которого синхроимпульсы поступают на регистры нижней 6 и верхней 7 границ. Под действием серии синхроимпульсов средн. кодов, хранящихся в блоке 11 памяти, реализуется поиск ближайшего меньшего к аргументу числа, зафиксированного на регистре 1 аргумента. Указанный поиск осуществляется последова- тельнь.м выделением интервала, заключающего в себе искомый код, причем

на каждом шаге величина указанного интервала уменьшается вдвое. Адреса, по которым хранятся в блоке 11 памяти верхняя и нижняя границы интервала, фиксируются соответственно на

регистрах 6 и 7. В каждом такте адреса с указанных регистров 6 и 7 поступают на входы сумматора 8, код с выхода которого со сдвигом на один -разряд в сторону младших разрядов

фиксируется на регистре 10 последовательных приближений. Код аргумента, считанный с блока 11 намяти, поступает через мультиплексор 21 на схему 14 сравнения, где сравнивается

с кодом аргумента, заданного на регистре 1. Если считанный код совпадает с кодом поступившего аргумента, то на выходе нризнака равенства схемы 14 сравнения формируется единич1-шй сигнал, который свидетельствует о том, что искомое ближайшее найдено, а его адрес зафиксирован на регистре 10 носледовательных прибли- .

Если считанный код меньше кода поступившего аргумента (на выходе признака неравенства схемы 14 сравнения при этом формируется нулевой сигнал), то искомый, ближайший, меньший к заданному код хранится в интервале адресов, зафиксированных на регистрах 7 и 10, а в противном случае - на регистрах 10 и 6. Соответственно, в первом случае триггер,

13 устанавливается в О и производится прием информации из регистра 10 на регистр 6 Н1гжней границы, а во втором - триггер 13 устанавливается в 1 и по сигналу с его прямого выход:; информация из регистра 10 записывается, на регистр 7 верхней грани- , причем переключение триггера 13 осуществляется по заднему фронту синхроимпульса, а запись информации

в регистры 6 или 7 реализуется по заднему фронту сдвинутого синхроим-; пульса.

Описанная процедура повторяется до тех пор, пока на выходе признака

равенства схемы 14 сравнения не будет сформирован сигнал,единичного уровня, либо код на выходе сумматора 8 не сравняется.с содержимым регистра 6 нижней границы, т.е. пока на

выходе схемы 9 сравнения, либо на выходе признака .равенства схемы 14 сравнения не появится единичный сигнал, который через элементы Н 15 и 17 соответственно поступает на входы элемента ИЛИ 16, который инициирует считывание из блока 12 памяти на его выходы, а следовательно, и на выходы 23 результата через мультиплексор 22 кода значения функции, соответствующего аргументу из блока 11 памяти, т.е. равному или ближайшему меньшему к заданному аргументу. Указанный сигнал с выхода элемента ИЛИ 16 поступает на сигнальный выход 20 устройства, свидетельствуя о том, чт на выходе 23 устройства зафиксирован код искомого значения функции. Одновременно единичный сигнал с выхода элемента ИЛИ 16 устанавливает триггер 4 в О и схема приходит в исходное состояние.

При необходимости вычисления об- ратнои функции производится аналогич- ньй процесс за тем отличием, что нулевой управляющий сигнал поступает на вход 25, что обеспечивает сброс в О триггера 24 выбора режима работы и формирование управляющих сигналов для мультиплексоров 18-22, таким образом, что на вход схемы 14 сравнения подключаются через мультиплексор 21 выходы блока 12 памяти, вход стробиро вания которого коммутируется через второй мультиплексор 19 и элемент И 5 с тактовым входом 27 устройства выходы блока 11 памяти через мультиплексор 22 коммутируются на выход 23 результата устройства, а вход разрешения чтения блока 1I памяти коммутируется с выходом элемента ИЛИ 16. Таким образом, в процессе поиска обратной функции блоков памяти аргумента 12, функции меняются местами, что и обеспечивает вычисление обратной функции по предлагаемому способу.

Формула изобрет

е н и я

. Функциональный преобразователь содержащий два блока памяти, две схемы сравнения, регистр аргумента, регистр последовательных приближе- НИИ, регистр нижней границы, регистр верхней границы, два триггера, три элемента И, элемент ВДИ и элемент задержки, причем вход аргумента преоб

25

587500 6

разователя соединен с информационным входом регистра аргумента, выход которого со единен с первым входом первой схемы сравнения, выход признака неравенства которой соединен с информационным входом первого триггера, прямой и инверсный выходы которого соединены с входами разрещения запи- jg СИ соответственно регистра верхней грани1ды и регистра нижней границы, выходы которых соединены с входами соответственно первого и второго слагаемых сумматора, выход которого 15 со.сдвигом на один разряд в сторону младших соединен с информационным входом регистра последователышх приближений, выход которого соединен с адресными входами первого и второ- 20 го блоков памяти и информационными входами регистра верхней границы и регистра нижней границы, выход которого соединен с первым входом второй схемы сравнения, второй вход которой соединен с информационным входом регистра последовательных приближений, выход второй схемы сравнения соединен с первым входом первого элемента И, выход которого сое- 30 динен с первым входом элемента I-fflH, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом признака равенства первой схемы j сравнения, выход элемента ИЛИ соединен с входом установки в О второго триггера, вход установки в 1 которого соединен с входом запуска преобразователя и входом разрещения 40 записи регистра аргумента, инверсный , выход второго триггера соединен с входом установки в О регистра ниж- ней границы и входом.установки в 1 регистра верхней границы, прямой д5 выход второго триггера соединен с первым входом третьего элемента И второй вход которого соединен с вхо- дом тактовых импульсов преобразователя, выход третьего элемента И соеди- 50 нен с входом синхронизации первого триггера, входом разрешения записи регистра последовательных приближений, вторым выходом первого элемента И и входом элемента задержки, вы- 5 ход которого соединен с вторым входом второго элемента И, входами разрешения записи регистра верхней границы и регистра нижней границы, отличающий с я тем, что, с целью расшире