Функциональный преобразователь Советский патент 1989 года по МПК G06F7/544 

3150

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.

Цель изобретения - повышение быстродействия преобразователя.

На чертеже представлена функциональная схема устройства.

. Преобразователь содержит регистр 1 аргумента, информационный вход.2, вход 3 запуска, первый триггер 4, первый элемент И 5, регистр 6 нижней границы, регистр 7 верхней границы, сумматор 8, первую схему 9 сравнения, регистр 10 последовательных приближений, первьм 11 и второй 12 блоки памяти, второй триггер 13, вторую схему 14 сравнения, второй элемент К 15, элемент ИЛИ 16, третий элемент И 17, выход 18 результата, тактовый вход 19 и элемент 20 задержки,

- Функциональный преобразователь работает следующим образом,

В исходном состоянии в первом бло- ке 11 памяти записаны дискретные значения аргумента, во втором блоке 12 памяти - соответствующие им значения функции, причем квантование выполнено таким образом, что интервалы меж- ду двумя соседними значениями функции одинаковы. Второй триггер 13 находитс в нулевом состоянии, все разряды рет- гистра 6 нижней границы - в нулевом состоянии, все разряды регистра 7 верхней границы - в единичном. При к необходимости вычисления функции на информационный вход 2 подается код аргумента. Одновременно на вход 3 запуска устройства подается сигнал, по которому производится запись кода аргумента в регистр 1 аргумента и установка второго триггера 13 в единичное состояние, сигнал с прямого выхода которого открывает третий эле мент И 17 для прохождения синхронизирующих импульсов с тактового входа 19 на регистр 10 последовательных :г приближений, первьм триггер 4, а также на элемент 20 задержки, с выхода которого синхроимпульсы поступают на регистры 6 и 7 нижней и верхней ницы. Под действием синхроимпульсов среди кодов, хранящихся в первом блоке 11 памяти аргумента, реализуется поиск ближайшего меньшего к аргументу поиска, зафиксированного на регистре 1 аргумента. Указанный поиск осуществляется последовательным выделением

интервала, заключающего в себе искомый код, причем на каждом шаге величина указанного интервала уменьшается вдвое. Адреса, по которым хранятся в первом блоке 1 1 памяти аргумента верх няя и Н1:жняя границы интервала, фиксируются соответственно на регистрах 7 и 6, Б каждом такте адреса с указанных регистров 6 и 7 поступают на . входы сумматора 8, код с выхода которого со сдвигом на один разряд вправо фиксируется на регистре 10 последовательных приближений. Код аргумента, считанный с первого блока 11 памяти, поступает на схему 9 сравнения где сравнивается с кодом аргумента, заданного на регистре 1. Если считанный код совпадает с кодом поступившего аргумента, то на выходе признака равенства первой схемы 9 сравнения формируется единичный сигнал, который свидетельствует о том, что искомое ближайшее найдено, а его адрес зафиксирован на регистре 10 последовательных приближений.

Если считанный код не равен коду поступившего аргумента, то осуществляется прием информации из регистра 10 последовательных приближений в регистр 6 нижней границы или регистр 7 верхней границы в зависимости от состояния первого триггера 4,

Описанная процедура повторяется до тех пор,, пока на выходе признака равенства первой схемы 9 сравнения не будет сформирован сигнал единичного уровня либо содержимое регистра 10 последовательных приближений не сравнится с содержимым регистра 6 нижней границы, т,е, пока на выходе второй схемы 14 сравнения не появится единичный сигнал, которьй через первый элемент И 5 поступает на вход элемента ИЛИ 16, который инициирует считывание из второго блока 12 памяти кода значения функции. Этим же сигналом второй триггер 3 устанавливается в нуль, и преобразователь возвращается в исходное состояние.

Формула изобретения

Функциональный преобразователь, содержащий первый блок памяти, первую схему сравнения, регистр последовательных приближений и регистр аргумента, причем информационный вход устройства соединен с информационным

входом, регистра аргумента, выход которого соединен с входом первого операнда первой схемь: сравнения, вход второго операнда которой соединен с выходом первого блока памяти, адресный вход которого соединен с выходом регистра последовательных приближений, отличающийся тем, что, с целью повышения быстродействи в него дополнительно введены второй блок памяти, сумматор, вторая схема сравнения, регистр нижней границы, регистр верхней границы, два триггера, два элемента К, элемент ИЛИ и элемент эадержки, причем выход признака неравенства первой схемы сравнения соединен с информационным входом первого триггера, прямой и инверсный выходы которого соединены с входами разрешения записи соответственно регистра верхней границы и регистра нижней границы, выходы которых соединены с входами соответственно первого и второго слагаемых сумматора, выход которого с оедине н со сдвигом на один разряд в сторону младших разрядов с информационным входом регистра последовательных приближений, выход которого соединен с адресным входом второго блока памяти и информационными входами регистров нижней и верхней границ, вход установки в 1 регистра верхней границы и вход сброса регистра нижней границы объединены и соединены с инверсным выходом второго триггера.

15

ig

0

25

0

5

выход регистра нижней границы соеди-.. нен с входом первого операнда второй схемы сравнения, вход второго операнда которой объединен с информационным входом регистра последовательных приближений, выход признака равенства вт;орой схемы сравнения соединен с первым входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первьй вход которого соединен с выходом признака равенства первой схемы сравнения, выход элемента ИЛИ соеди- . нен е входом стробирования второго блока памяти и входом сброса второго триггера, вход установки которого и синхронизирующий вход регистра аргумента объединены и соединены с входом запуска устройства, прямой выход второго триггера соединен с первым входом третьего элемента И, второй вход которого соединен с тактовым входом устройства, выход третьего элемента И соединен с синхронизирующими входами первого триггера, регистра последовательных приближений, стробирующим . входом первого блока памяти, вторым входом первого элемента И и входом элемента задержки, выход которого соединен с синхронизирующими входами регистра нижней границы, регистра верхней границы и вторым входом второго элемента И, выход второго блока памяти соединен с выходом результата устройства.

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Целью изобретения является повышение быстродействия. Преобразователь содержит регистр 1 аргумента, информационный вход 2, вход 3 запуска, первый триггер 4, первый элемент И 5, регистр 6 нижней границы, регистр 7 верхней границы, сумматор 8, первую схему сравнения 9, регистр 10 последовательных приближений, первый блок 11 памяти, второй блок 12 памяти, второй триггер 13, вторую схему сравнения 14, второй элемент И 15, элемент ИЛИ 16, третий элемент И 17, выход 18 результата, тактовый вход 19, элемент задержки 20. 1 ил.