Многопроцессорная система Советский патент 1990 года по МПК G06F15/17 G06F13/00 

05

о :л

tc

4 SJ

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах с общими шинами межпроцессорного обмена для организации обработки прерываний от различных блоков ввода- вывода.

Цель изобретения - расширение области применения и сокращение объе- ма оборудования.

На фиг.1 дана функциональная схема многопроцессорной системы; на фиг.2 - функциональная схема блока подключения; на фиг.З - функциональ- ная схема блока сопряжения;на фиг.4 временная диаграмма работы узла управления; на фиг.З - схема узла управления.

Система (фиг.1) содержит блоки 1(-1 X сопряжения, блоки подключения, блоки 34-3к обработки, блоки ввода-вывода, шину 5 м ежпроцессорного обмена, блок 6 управления обменом.

Блок 2 подключения (фиг.2) содержит дешифратор 7, регистр 8, узел 9 управления, магистральный усилитель 10. . V

15 памяти типа FIFO соответствующего блока 1 сопряжения и сообщение, причем часть разрядов регистра 8 непользуется для хранения адреса, другая часть - для хранения сообщения, вькоды указанных разрядов регистра 8 подключены соответственно к линиям 22 адреса и линиям 25 данных шины 5 межпроцессорного обмена.

Таким образом, все блоки 4 ввода-вывода распределяются между блоками 3. При проникновении прерьша- ния в одном из блоков 4 ввода-вывода или в нескольких из них сигнал требования прерывания по линии 26 поступает на первый вход узла 9. Этот сигнал инициирует процедуру захвата шины межпроцессорного обмена, алгоритм которого определяется конкретной реализацией шины 5 межпроцессорного обмена многопроцессорной системы, на вторые входы-выходы узла 9 поступают сигналы управления обменом шины 5 межпроцессорного обмена . По этим сигналам узел 9 выставляет на втором выходе 29 сигнал который открывает усилитель 10 вектора прерываний и регистр 8. Таким

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах с общими шинами межпроцессорного обмена для организации обработки прерываний от различных блоков ввода-вывода. Цель изобретения - расширение области применения за счет буферизации векторов прерываний и сокращение объема оборудования. Система содержит блоки 1₁-1_K сопряжения, блоки 2₁ - 2_M подключения, блоки 3₁ - 3_K обработки, блоки 4₁ - 4_M ввода-вывода, шину 5 межпроцессорного обмена, блок 6 управления обменом. Цель достигается за счет реализации доступа к шине и предварительного накопления переданных векторов прерываний. 1 з.п. ф-лы, 5 ил.

Блок 1 сопряжения (фиг.З) содержит ЗО образом, при возникновении прерывасхемы 11 и 12 сравнения, первый 13 и второй 14 входы номера блока, узел . 15 памяти, элемент И 16, регистр 17 сообщений, магистральный усилитель 18,

Узел 9 управления (фиг.5) содержит элемент И 19, усилители 20 и 20 и триггер 21 .

На схемах отмечены также шина 22 адреса, шина 23 синхронизации обмена, шина 24 строба передачи данных, информационная шина 25, выход 26 требования прерывания, выход 27 строба вектора прерывания, вход 28 разрешения прерывания, выход 29 признака выборки, выход 30 вектора прерывания, выход 31 управления чтением, вход 32 требования прерывания, информационный вход 33, выход 34 разрешения прерывания, адресный выход 35.

Многопроцессорная система работает следующим образом

При инициализации системы или в процессе решения задачи блоками 3 распределяются блоки 4 ввода-вывода по требуемым критериям решаемой задачи, при этом каждый блок 3 заносит во все логически присоединенные блоки 2 в регистр 8 адрес узла

35

40

45

50

55

НИИ блок сопряжения с блоком 4 ввода-вывода формирует обычный цикл за писи информации на шине межпроцессорного .обмена, в котором на линии 22 адреса шины 5 межпроцессорного обмена выставляется содержимое регистра 8, а на линии 25 данных шины 5 межпроцессорного обмена - вектор прерывания и сообщение, если таково имеется о Аналогичным образом один и блоков 3 может вызвать прерывание л бого другого блока 3, вьшолнив операцию записи на шине 5 межпроцессор ного обмена по индивидуальному адре су узла 15 памяти. При этом все бло ки 1 сопряжения, подключенные к шин 5 межпроцессорного обмена, анализируют адрес цикла обмена, которьй по ступает но линии 22 адреса на входы схем 11 сравнения. В зависимости от адреса срабатывает схема 11 сравнения в одном из блоков .1 сопряжения. Сигнал с выхода схемы 11 сравнения поступает на вход разрешения за писи узла 15 памяти, на вход синхро низации записи которой поступает сигнал записи по ли1ши 24. Таким об разом, в одном из всех блоков 1 сопряжения производятся операции заО образом, при возникновении прерыва5

0

5

0

5

НИИ блок сопряжения с блоком 4 ввода-вывода формирует обычный цикл записи информации на шине межпроцессорного .обмена, в котором на линии 22 адреса шины 5 межпроцессорного обмена выставляется содержимое регистра 8, а на линии 25 данных шины 5 межпроцессорного обмена - вектор прерывания и сообщение, если таковое имеется о Аналогичным образом один из блоков 3 может вызвать прерывание любого другого блока 3, вьшолнив операцию записи на шине 5 межпроцессорного обмена по индивидуальному адресу узла 15 памяти. При этом все блоки 1 сопряжения, подключенные к шине 5 межпроцессорного обмена, анализируют адрес цикла обмена, которьй поступает но линии 22 адреса на входы схем 11 сравнения. В зависимости от адреса срабатывает схема 11 сравнения в одном из блоков .1 сопряжения. Сигнал с выхода схемы 11 сравнения поступает на вход разрешения записи узла 15 памяти, на вход синхро-. низации записи которой поступает сигнал записи по ли1ши 24. Таким образом, в одном из всех блоков 1 сопряжения производятся операции записи вектора прерывания и сообщения в узел 15 памяти.

Возможна такая ситуация, .когда несколько блоков 2 и блоков 3 одновременно производят операцию записи в один из блоков 1 сопряжения. Эти операции следуют непрерывно одна за другой по шине межпроцессорного обмена с гораздо меньшим интервалом времени, чем время обработки одного прерьшания блоком 3. Для устранения конфликта (потери сообщения) исполь- зуется узел 15 памяти типа FIFO, ко- торый имеет определенную глубину, зависящую от конкретной реализации, и дисциплину доступа первый вошел - первый вьшел. В качестве такой памяти можно использовать микросхему КР1002ИР1, которая имеет емкость 32 ячейки по 8 разрядов, либо выполнить такую память на другой элементной базе. Такая память способна накопить сообщения и вектора прерываний и вьщавать их процессору по мере его потребности. После записи информации в узел 15 памяти на линии 32 устанавливается сигнал требования прерываний, который поступает на соответствующий вход блока 3. Если прерывания разрешены, блок 3 выставляет сигнал чтения вектора прерывания по линии ЗА, производя тем самым считьшание первого из записанных в узел 15 памяти векторов на линии 33 данных, и переписывает сообщение из узла 15 памяти в регистр 17 сообщений, которьй считьшается блоком 3 при обработке прерьшания. Таким об- разом, записанный вектор прерываний и сообщение удаляются из узла 15 памяти .

Если в узле 15 памяти больше нет

векторов прерываний и сообщений, то сигнал требования прерьшания на линии 32 снимается, а если имеется, то остается активным до тех пор, пока блок

3 не произведет столько .циклов прерываний, сколько раз произведена операция записи векторов прерьшаний и сообщений в узле 15 памяти от блоков 2 или 3. После каждого цикла прерьта- ний блок 3 производит операцию чтения сообщений, который поступает на первый вход схемы 12 сравнения, на второй вход которой подан адрес регистра 17 сообщений в адресном пространстве блока 3. Сигнал с выхода схемы 12 сравнения поступает на пер

0

5

0

вый вход элемента И 16, на второй вход которого поступает сигнал чтения блока 3 по линии 31. С выхода элемента И 16 сигнал поступает на вход разрешения чтения регистра 17 сообщения, по которому на линии 33 данных блока 3 выставляется содер -зи- мое регистра 17 сообщений.

Пример реализации протокола обмена шины межпроцессорного обмена в момент передачи вектора прерываний от блоков ввода-вывода блоку 3 приведен на фиг.4, на фиг„5 - пример реализации узла 9 управления для реализации данного протокола.

Блок 4 ввода-вывода выставляет сигнал требования прерывания (ТП), которьй поступает по линии 26 на вход 1 узла 9. По этому сигналу узел 9 формирует сигнал Запрос магистрали на входах-выходах 2 узла 9, который по линиям 23 поступает на шину межпроцессорного обмена. В ответ на сиг5 нал запроса магистрали арбитр шины межпроцессорного обмена, входящий в состав известного блока управления обменом, выставляет сигнал разрешения захвата магистрали GO, который

0 по линиям 23 поступает з узел 9, Последний в ответ на сигнал GO формирует сигнал разрешения прерываний, которьй поступает по линии 28 на соответствующий вход блока 4. В ответ на этот сигнал блок 4 выставляет сигнал строба вектора прерываний (СВП) на линию 27 и выставляет вектор прерывания на шину 30. По сигналу СВП узел 9 формирует сигнал подтверждения захвата магистрали, которьй поступает по линиям 23 на шину межпроцессорного обмена и запускает формирование цикла магистрали в контроллере магистрали (также входит в известный

с блок управления обменом): вьща.ется сигнал В-занято, с задержкой 100 НС выдается строб данш.1х S1 и переходит и ожидание ответа от приемника (строб S2). Сигнал В-занято поступает на входы-выходы узла 9, по которому узел 9 формирует сигнал записи WD на входах- выходах 2, сигнал для открытия ключей вектора прерывания, адреса и сообщений на шину межпроцессорного обмена на линии 29. После записи вектора прерывания и сообщения в узел 15 памяти приемное устройство выставляет сигнал S2 (данные приняты) . По этому сигналу контроллер

5

0

0

5

шины межпроцессорного обмена снимает сигнал S1. Блок 9 снимает сигнал разрешения прерывания (РП) по линии 28, по которому блок 4 снимает сигнал требования прерывания (ТП) и строб вектора прерьшания (СВП).По снятию этих сигналов узел 9 снимает сигналы RO, RI, арбитр шины межпроцессорного обмена снимает сигнал GO, цикл записи, таким образом, завершается.

Формула изобретения

0

5

0

5

0

5

0

5

0

5

держит дешифратор,регистр, узел управления, магистральный усилитель, информационный вход которого соединен с выходом вектора прерывания В-го блока ввода-вывода, выход строба век- тора.прерывания которого соединен с входом инициализации узла управления, выход разрешения прерьшания которого соединен с одноименным входом В-го блока ввода-вывода,выход требования прерьшания которого соединен с входом условия узла управления, выход признака выборки которого соединен с управляюпщм входом магистрального усилителя и с входом управления чтением регистра, вход разрешения записи которого соединен с выходом дешифратора, причем выход запроса обмена Р-го блока обработки соединен с Р-м входом запроса блока управления обменом, выход запроса обмена узла управления В-го блока подключения соединен с (К+В)-м входом запроса блока управления обменом, вход подтверлздения запроса обмена Р-го блока обработки соединен с Р-м выходом подтверждения запроса блока управления обменом, (Р+В)-й выход подтверждения запроса которого соединен с входом подтверлщения запроса обмена блока управления В-го блока подключения,адресные выходы всех блоков обработки объединены и соединены с адресными входами всех блоков ввода-вывода, с информационными, входами дешифраторов всех блоков подключения с вторыми информационными входами вторых схем сравнения всех блоков сопряжения и с первыми выходами регистров всех блоков подключения, информационные входы-выходы всех блоков обработки объединены и соединены с информационными входами-выходами всех блоков ввода-вывода, с информационными входами и вторыми выходами регистров, с выходами магистральных усилителей всех блоков подключения с информационными входами узлов памяти всех блоков сопряжения, выход признака записи управления обменом соединен с входами управления записью узлов памяти всех блоков сопряжения и регистров всех блоков подключения, входы-выходы синхронизации обмена блока управления обмена соединены с входами-выходами синх.ро- низации узла управления всех блоков подключения.

ния, выходы первого и второго усилителей соединены соответственно с выходом запроса обмена и вторым вы- ходом синхронизации обмена узла управления, вход инициализации и второй вход синхронизации обмена которого соединены соответственно с входом первого усилителя и с входом установки триггера., третий вход синхронизации обмена узла управления соединен с входом второго усилителя и с выходом признака выборки узла управления .

Физ.

Фи9.5

Редактор Н Тупица

Составитель А.Афанасьев

Техред Л.Сетадюкова Корректор С.Ыевкун

Заказ 3454

Тираж 575

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ 113035, Москва, Ж-35, Раушская наб,, д. 4/5

Подписное