Устройство обмена данными Советский патент 1990 года по МПК G06F15/16 

Изобретение относится к вычисли- ; тельной технике, может быть исполь-- зовано для высокопроизводительных I процессоров или систем с магистраль - ной организацией и является усовергг, I шенствованием изобретения по авт. св. |№ 1325497„

Цель изобретения расширение функБ 1Ональных возможностей устрой - ства за счет формирования признаков подготовки данных для нескольких под- программ вспомогательного процессора

На чертеже приведена функциональная схема устройства с

Устройство содержит блок 1 дешиф- рации номера регистра /блок 2 регистров, блок 3 вывода информации, п стоянных запоминающих узлов 4 блока I 1, шифратор 5 блока 1, регистр 6 бло |ка 1, элемент 7 задержки блока 1, дешифратор 8 блока 1, (шифратор 9 блока 1, К элементов И 10 блока 1, К регистров 11 сдвига блока 1, элемент ИЛИ 12 5 шифратор 13 блока 1, 1 регистров 14 блока 2 коммутатор 15 блока 3, центральный 16 и вспомо - гательньй 17 процессоры, шину 18 данных, шину 19 адреса, шину 20 упрар ления,

Устройство работает следуюш 1м разомо;

По сигналу начальной установки регистры 11 устанавливаются в нулевое состояние, Центральньй процессор 16 управляет работой системы: осущест- вляет сигментацию памяти, вычисляет адреса операндов, сами операнды и т.д. Вспомогательный процессор 17 является специализированным и выполняет сложные математические операциио При работе системы на шине 19 а,цреса находится адресS на шине 18 данные, по шине 20 формируют сигналы управ-- ления. Каждый адрес распознается на узлах 4 и 5, и если операнд принад лежит процессору 17, на одном из вы ходов шифратора 5 -появляется сигнал единичного уровня, которьй по сигнал на входе стробирования адреса устройства (с шины 20) записьшается :-в регистр 6. С выхода регистра 6 сигналы; дешифрируются в дешифраторе 8 и по- ступают на входы выборки соответствую регистров 15 с., о 14g,. Одновре- менно сигналы с выхода- регистра 6 по ступают на входы шифратора 9, на ходах которого формируются сигналы, определяющие принадлежность операнда

к определенной подпрограмме процес сора 17. Сигнал на входе стробирова- ния адреса, задержанньй на элементе , 7 задержки, на время задержки на элементах 6 и 9 поступает на входы элементов И 10, стробируя информацию, поступающую из ишфратора 9.

Сигналы с единичного уровня с шифQ ратора 9 через открытые элементы И 10 поступают на синхровходы соответст- регистров 11, осуществляя тем самым сдвиг единичной информации в сторону старших разрядов ( в общем

5 случае сдвиг может быть в любую сторону J все завиеит от сигналов на управляющих входах регистров сдвига). После этого по шине данных поступают данные, которые по сигналу стробироQ вания данных записываются в регистры 14,

После подготовки всех операндов некоторой подпрограммы на Старшем разряде выхода соответствующего регистра

5 11 появляется сигнал единичного уровня, которьй через элемент ИЛИ 12 поступает на уцравляющий вход процессора 17. По этому, сигналу процессор 17 считывает информацию с регистра 14р,

Q выставляя на адресном входе когчмута- тора 15 соответствующий адрес. Информация с регистра 14g указьюает процес-- сору 17 номер подпрограммы, которую необ-; ходимо обработать. Определив номер под- ; программы, процессор 17 считывает пооче5 редно необходимые операнды с соответствующих регистров 14 ... 14.у, посылая на адресные входы коммутатора 15 соответствующие коды. После считывания операндов (или после отработки данной подпрограм0 мы в зависимости от управляющей программы процессора 17) процессор 17 выстав ляет-адрес,которьй шифрируется, на шифраторе 13, и сигнал единичного уро« вня устанавливает в нулевое состояние

5 соответствующий регистр 11 и триггер регистра 14g. В общем случае может формироваться одновременно несколько сигналов единичного уровня на выходах регистров 11. Тогда процессор 17 осу0 ществляет последовательно обработку подпрограмм. После окончания выполнения подпрограммы вспомогательньй про- цессор 17 вьщает сообщение центральному процессору 16 об окончании рабо5 ты по обработке определенной подпро- : граммы.;

.Формула изобретени.я:

1, Устройство обмена данными по авТо св. № 1325497, отличаю/

5. 16

щ е е с я тем, что, с целью расширения функциональных возможностей за | счет формирования признаков подготовки данных, второй и третий выходы блока дешифрации номера регистра соединены соответственно с вторым информационным и вторым управляющим входами блока регистров, второй адресный вход устройства соединен с вторым входом блока дешифрации номера регистра, четвертьй выход блока ;с1ешифрации номера регистра является управляющим выходом устройства.

I

2о Устройство по п. 1, отличающееся тем, что .блок дешиф рации номера регистра дополнительно содержит второй и третий шифраторы, элемент задержки, К элементов И, К - регистров сдвига и элемент ИЛИ, выход которого соединен с четверть1м выходом блока дешифрации номера регистра, а входы соответственно с выходами К регистров сдвига:, синхровходы которых соединены соответственно с выходами К элементов И, первые входы которых через элемент задержки соединены с входом стробирования.блока, вторые входы К элементов И соединены соот

731

ветственно с выходами второго шифра-, тора, вход которого соединен с выхо- дом регистра, выходы третьего шифратора соединены соответственно с входа, ми установки в нулевое состояние К регистров сдвига, входы сдвига которых подключены к уровню логической единицы, выходы К регистров сдвига 0 и выходы третьего шифратора подключены соответственно к второму и третье-- му выходам блока, вход третьего шифратора является вторым входом блока.

5 - ,3 Устройство по п. 1, отличающееся тем что блок регистров содержит 1 регистров, информа- входы (1-1) регистров соединены с первым информационным входом 20 блока регистров, входы выборки (1-1) регистров соединены с первым управляющим входом блока, синхровходы 1 регистров соединены и подключены к входу стробирования данных блока, ин- 25 формационньй вход 1-го регистра явля ется информационным входом блока, а входы установки в нулевое состояние - вторым управляющим входом блока, выходы 1 регистров являются выходами

30 бпока.

I .

Изобретение относится к вычислительной технике и может быть использовано для высокопроизводительных процессоров или систем с магистральной организацией. Цель изобретения - расширение функциональных возможностей устройства за счет формирования признаков подготовки данных для нескольких подпрограмм вспомогательного процессора. Устройство содержит блок 1 дешифрации номера регистра, блок 2 регистров, блок 3 вывода информации. Блок 1 содержит N постоянных запоминающих узлов 4₁...4_N, первый шифратор 5, регистр 6, элемент 7 задержки, дешифратор 8, второй шифратор 9, элементы 10₁...10_к И, регистры 11₁...11_к сдвига, элемент ИЛИ 12, третий шифратор 13. Блок 2 содержит (L-1) регистров 14₁...14_L-1, без установки в нулевое состояние и регистр 14 с установкой в нулевое состояние, блок 3, коммутатор 15. Содержит также центральный процессор 16, вспомогательный процессор 17, шины данных 18, адреса 19, управления 20. 2 з.п.ф. 1 ил.