Устройство для преобразования последовательности импульсов Советский патент 1991 года по МПК H03K5/153 

О Ю 4 О

Изобретение может быть использовано в системах обработки и формирования импульсных сигналов. Цель изобретения - повышение помехоустойчивости. Устройство содержит распределитель 1 импульсов, три D-триггера 2-4 и мажоритарный элемент 6. Введение D-триггера 5 и элемента 7 задержки позволяет обрабатывать сигналы, имеющие помехи в двух соседних тактах полезного сигнала. 3 ил.

СО

фиг.1.

Изобретение относится к импульсной технике и может быть использовано в системах обработки и формирования импульсных сигналов.

Цель изобретения - повышение помехоустойчивости.

На фиг, 1 представлена электрическая функциональная схема устройства; на фиг. 2 - функциональная схема распределителя импульсов; на фиг. 3 - последовательность импульсов: а - до преобразования, б - после преобразования известным устройством, в - после преобразования предлагаемым устройством.

Устройство содержит распределитель 1 импульсов, четыре D-триггера 2-5, мажоритарный элемент 6, элемент 7 задержки, информационную шину 8, шину 9 тактовых импульсов, выходную шину 10, причем шина 9 тактовых импульсов соединена с входом распределителя 1 импульсов, первый выход которого соединен с С-входом триггера 2, второй выход - с С-входом триггера 3, а третий выход - с С-входом триггера 4 и через элемент 7 задержки - с С-входом триггера 5, выход которого соединен с выходной шиной 10 и D-входом триггера 4, а D-вход - с выходом мажоритарного элемента 6, входы которого соединены с соответствующими выходами триггеров 2-4, информационная шина 8 соединена с D- входами триггеров 2 и 3.

Устройство работает следующим образом.

На вход распределителя 1 импульсов с шины 9 тактовых импульсов подаются тактовые импульсы с той же частотой, что и поступление преобразуемой (входной) последовательности импульсов). Распределитель 1 импульсов и два D-триггера 2 и 3 осуществляют задержку импульсов на один такт и сброс уже использованных импульсов. D-триггеры 4 и 5 осуществляют задержку на один такт выходного импульса, Мажоритарный элемент 6 сравнивает уровни поступивших на его входы с прямых выходов D-триггеров 2-4 импульсов и формирует на каждом такте выходной импульс с уровнем, равным уровню двух из трех поступивших на его входы импульсов. Импульсы входной последовательности подаются на информационные входы D- триггеров 2 и 3. С прямого выхода D-триггера 5 подается преобразованнаяч(выходная) последовательность импульсов. Элемент 7 задержки импульсов предназначен для согласования во время операции коррекции уровня импульса входной последовательности.

Время задержки Лэлемента 7 задержки выбирается таким, чтобы выполнялось условие согласования во времени.операций, реализующих предлагаемый способ. Соотношение для задания времени задержки задается условием

Т + Т2 + Тз,

где Ti - длительность коротких импульсов, формируемых на выходе распределителя 1

импульсов;

Та - время преобразования сигнала в каждом из D-триггеров 2-4;

Тз - время преобразования сигнала в мажоритарном элементе 6;

Т-длительность такта.

Задержка управляющего короткого импульса на время Д позволяет занести в D- триггер 4 выходной импульс после окончания операции его формирования.

Распределитель 1 импульсов может быть реализован в разных вариантах на основе общепринятых приемов схемотехники. Распределитель работает следующим образом.

D-триггер совместно с двумя элементами И образует счетчик импульсов с коэффициентом пересчета, равным двум. Выходные импульсы распределителя 1 импульсов поочередно формируются на выходах элементов И. Длительность выходных импульсов распределителя задается формирователем коротких импульсов.

35

Формула изобретения

Устройство для преобразования последовательности импульсов, содержащее выходную шину, шину тактовых импульсов, соединенную с входом распределителя импульсов, первый выход которого соединен с С-входом первого триггера, второй выход- с С-входом второго триггера, а третий выход - с С-входом третьего триггера, выход которого соединен с первым входом мажоритарного элемента, второй вход которого соединен с выходом второго триггера, а третий вход - с выходом первого триггера, D- вход которого соединен с D-входом второго триггера и информационной шиной, о т л ичающееся тем, что, с целью повышения помехоустойчивости, в него введены элемент задержки и четвертый D-триггер, выход которого соединен с выходной шиной и D-входом третьего триггера, D-вход - с выходом мажоритарного элемента, а С-вход - с выходом элемента задержки, вход которого соединен с третьим выходом распределителя импульсов.

9

Т

&

fa

Фиг.2