Устройство циклового фазирования аппаратуры передачи дискретной информации Советский патент 1991 года по МПК H04L7/08 

FT

Зал/

СЬЦП

Hmf

К.±-

I/cm

; п

ГТТГ ЛИ.. J Г 1

- Г1ФЫ-Г Н

jM

,, ,..ч.

i ,,, |Lp-4 irLf-.h

hfei гВД

in i r3-э

ел с:

|Lp-4

hfei гВД|

in i

Изобретение относится к электро- гзяяи. 11ель изобретения - повышение П( 1exoyc ойчивости . Устр-во содержи, дрлитель 1 частоты, эл-ты 2 и 22 сравнения, KOb iyraiop 3, регистры 4, 14 и 23, оперативный запоминающий блок 5, блок 6 сравнения, регистр 7 памяти числа бит в цикле, регистр 8 синхрокомбинации, регистр 9 памяти числа бит между синхроимпульсами, сумматор 10. счетчик м, л-т i -1,1ержки, реЕерсив 1ЫЙ счетч, к U, злы 15 t гравнения, ге

ш

О5

to

05 «Јъ СО ND

j

16 и 19, эл-ты И 17, 18, 15, 27, 30 и 31, сумматор 20 по модулю два, регистр 21 памяти половины числа би в цикле, эл-ты ИЛИ 26 и 29 и дешифратор 28. Если приемная и передающа стороны системы связи находятся в синфазном состоянии, в устр-ве на эл-ты И 30 и 31 поступает запрещающий сигнал, и подстройка фазы не производится. Если приемная сторона

Изобретение относится к электросвязи и может использоваться для циклового фазирования систем передачи дискретной информации.

Цель изобретения - повышение помехоустойчивости .

На чертеже представлена структурная электрическая схема устройства циклового фазирования аппаратуры передачи дискретной информации.

Устройство циклового фазирования аппаратуры передачи дискретной информации содержит делитель 1 частоты первый элемент 2 сравнения, коммутатор 3, первый регистр 4, оперативный запоминающий блок 5, блок 6 сравнения, регистр 7 памяти числа бит в цикле, регистр 8 памяти синхрокомби- нации, регистр 9 памяти числа бит между синхроимпульсами, сумматор 10, счетчик 11, элемент 12 задержки, реверсивный счетчик 13, второй регистр 14, первый узел 15 сравнения, первый триггер 16, первый и второй элементы И 17 и 18, второй триггер 19, сумматоо 20 по модулю два, регистр 21 памяти половины числа бит в цикле, второй элемент 22 сравнения, третий регистр 23, второй узел 24 сравнения, третий элемент И 25, первый элемент ИЛИ 26, четвертый элемент И 27, дешифратор 28, второй элемент ИЛИ 29 и пятый и шестой элементы И 30 и 31.

Устройство циклового фазирования работает следующим образом.

В цикле принимаемого сигнала длиной N бит, 1 бит синхрокомбинации распределены равномерно; между соседними синхроимпульсами имеется z бит ифнормаиии. Начальной установкой в регистр 7 заносится в десятичном коде число N, в регистр 8

отстает по фазе от передающей, сигнал на подстройку в направлении опережения для приемной стороны выдается с выхода эл-та И 31. Если приемная сторона по фазе опережает передающую, с выхода эл-та И 30 на приемную аппаратуру поступает сигнал на подстройку ее в направлении отставания .

1 ил.

записывается эталон синхрокомбинации, в регистр 9 записывается число z в двоичном коде. Кроме того, сигналом

начальной установки сбрасывается в нулевое состояние реверсивный счетчик 13. Принимаемый сигнал поступает на информационный вход оперативного запоминающего блока 5, где по сигналу записи от входа записи (считывания) записывается по адресу, определяемому коммутатором 3.

Тактовые импульсы первой тактовой частоты, совпадающей со скоростью передачи информации в канале связи FT , поступают на информационный вход делителя 1 частоты. Число текущего номера посыпки в цикле с делителя 1 частоты поступает на входы первого

элемента 2 сравнения. На вторую группу входов элемента 2 сравнения поступает число N, записанное в регистре 7. Это число определяет коэффициент деления делителя 1 частоты. При

равенстве чисел на входах первого элемента 2 сравнения на его выходе формируется импульс, сбрасывающий в исходное состояние делитель 1 частоты. Таким образом формируется коэффициент деления делителя 1 частоты,, соответствующий числу посылок в 1икле.

Тактовые импульсы частоты F (второй тактовой частоты) следует в 1раз чаще, чем импульсы частоты FT, т.е. F l FT. При этом 1 - число импульсов синхрокомбинации в . В начале каждой посылки входного информационного сигнала по первому импульсу второй тактовой частоты FC в опера- тивный запоминающий блок 5 записывается значение этого сигнала по адресу, сформированному н делителе 1 час-. тоты и скоммутированному коммутатором

3 через регистр 4 на адресные входы оперативного запоминающего блока 5 (сигналом записи на коммутатор 3 осуществляется это подключение, а в остальные моменты формирования импульсов второй тактовой частоты Fc в течение посылки другим уровнем сигнала записи) считывания коммутатор 3 подключает входы регистра 4 к выходам сумматора 10.

После записи информации сигналом записи (считывания) операционный запоминающий блок 5 переводится в режим считывания и производится считывание информации, записанной в нем в 1-1 предыдущих ячейках памяти, соответствующих местам расположения в цикле символов синхрокомбинацип.

Эта процедура осуществляется следующим образом. Пусть запись информации в текущий момент соответствует m-й посылке в цикле передачи. При записи в регистре 4 запоминается число

т. Перлый такт считывания производит- 25 ющее количеству символов эталонной ся также по адресу т. В следующем синхрокомбинации, совпавших с принятакте считывания на входы регистра поступают сигналы с выхода сумматора 10 (поскольку коммутатор 3 переключе сигналом записи-считывания). iia торой вход сумматора 10 поступают сш - налы с выхода penicipa 9, в котором хранится число бит между соседними импульсами синхрокомбинации. На первый вход сумматора 10 nociynaei число текущего сфор; -ированного адреса (в начальный момент - число raj . На выходе сумматора формируется разность чисел, поступающих соотгет . i- венно на его первый и второй вход. Таким образом, в первом тгл.те на выходе сумматора 10 формируется число m-r, которое запоминается в регистре 4; в следующем такте частоты F,, на входы сумматора 10 поступают ч;;сла соответственно m-r и г, так что на его выходе формируется число ir-2-r и т.д. Па следующей посыпке информационного сигнала первоначальное чначе ние содержимого регистра 4 составляет т+1, так что в циклах считывания будут анализироваться сигналы в ячейках блока 5 г номерами соответственно т+1, т+2, т+1-2 Г и J.A.

Считанная из соответствуюших ячсг памяти оперативного запоминающего блока 5 информация поступав на вхпj блока 6 сравнения (заметим отлитие элементен 2 и 22 сравнения, сравннва10

26432

ющего коды, т.е. многоразрядные двоичные числа и выдающего сигнал в момеш их равенства; блока 6 сравнения, сравнивающего одноразрядные двоичные числа и выдающего сигнал в момент их совпадения; узлов сравнения 15 и 24, сравнивающих коды и выдающих сигналы типа Больше, Меньше и Равно в зависимости от их соотношения). На второй вход блока 6 сравнения поступает соответствующий сигнал синхрокомбинации с выхода регистра 8. При совпадении этих битов (последова- 15 тельность битов эталона синхрокомбинации обеспечивается циклическим сдвигом содержимого регистра 8) блок 6 сравнения вырабатывает импульс, который поступает на информационный вход счетчика 11. В результате за 1 импульсов Fc, которые поступают в интервале длительности элементарной информационной посыпки, в счетчике 11 формируется число, соответству20

5

тыми символами из канала связи, расположенными на местах, где должны быть импульсы синхрокомбинации. 0 При :,а-1;2льнон становке устанавливается в нулевое состояние релсрсив- ныГ, счетчик 1.. Грн пе.рехг -с г одного цикл,) к другому импульсом с первого элемента 2 сраг.ненпг уст.швли-- даются в нулевое (исходно) состояние Сороме ;т, ля частоты) второй и третий регистры и 23, реверсивный счетчик 13 и первый триггер 1ь. При начальной 1аноьке (д.- начала работы устройства) одновременно с ча- письга соотвот сг.вуюшей информации в регистра 7-9 в регистр 21 памяти половины числа GIU в цикле записывается число в двоичном коде, разное N/2. Второй элемент 22 сравнения работает аналогично де вому: при рзв(. нстве ка его входах кодов текущего номера посылки в цикле к записанного числа в регистре 21 (т.е. в середине цикла) си вырабатывает сигнал, который ус- лнавлипает первый триггер Б единичное состояние. Обратнь первого триггера 16 в нулевое состп- пче осуществляется при окончании цик0

5

0

ЛР .

Таким образом, в течение первой половины гпклл передачи перт ,ш три1- гср 16 находщел ь нулевом состоянии, а в течение второй половины пикла в единичном. Сигналы первой тактовой частоты через первый и второй элементы И 17 и 18 по разрешающим сигналам с выхо юв первого триггера 16 поступаю на реверсивный счетчик 13 либо в режиме сложения импульсов, либо в режиме вычиыния - таким обратом, что ы течение первой половины цикла в реверсивном счетчике содержится номер текущей посылки, а во время второй половины цикла передачи в нем происходит вычитание импульсов и его содержимое соответствует числу посылок, оравшихся до конца цикла (т.е. номер посылки, считая от конца цикла) ,

После анализа начальной (с номером О) посылки к моменту ее оконча10

15

но во втором регистре 14. Если в какой-либо посыпке число совпадений меньше, чем записанное в регистре 14 сигнал на выходе Больше первого уз ла 15 сравнения не формируется и перезаписи номера посылки в регистр 23 не происходит.

Во втором случае (равенство чисел совпадений для разных посылок) появляется сигнал на выходе Равно первого узла 15 сравнения. Этот сигнал поступает на один из входов третьего элемента И 25. На третий вход третье го элемента И поступает сигнал Боль ше с второго узла 24 сравнения. В эiом узле 24 сравнения сравниваются номера посылки, в которой ранее было зафиксировано максимальное число

ння счетчик 11 содержит некоторое зна-2о совпадений и текущей посылки (по модулю), снимается с выхода реверсивного счетчика 13. Сигнал Больше появляется на выходе второго узла 24 сравнения в том случае, если номер, записанный в регистре 23,больше теку щего номера (с учетом реверса счетчика 13). Так, например, если в регистре 23 записан номер 25, а гав- .ое количество совпадении призошло при знали е посылки с номером 93 (реверсивный счетчик при 100 посылках в цикле чсхсдится в данный момент в состоянии 7), то происходит neps- jdHHCh номера в соответствии с опти мист и еским1 решением о подстройке (IAK как 93 ближе к 100, чем 2J к 0) в нужную ciOpoHy для достижения син- Лазности.

чеши, соответствующее количеству совпадении - талонной комбинации и информационного сигнала, определенных в предположении , что именно эта посылка является синхросигналом и для нее приемная и передающая части системы находятся в синфазном состоянии. Это значение (для любой посылки оно больше с большой вероятностью) сравнивается на первом узле 1е сравнения с предыдущим значением, записанным во регистре (в данный момеьт - в начале цикла - оно равно нулю) и по сигналу Больше с второго выхода первого узла 15 сравнения, поступаю- щего в момент импульса F , обеспечивает запись полученного числа совпадений в регистр 14.

Одновременно этот же сигнал (Больше) через первый элемент ИЛИ 26 и четвертый элемент И 27 поступает на управляющий вход третьего регистра 23, обеспечивая запись номера посылки с наибольшим, (в текущий момент) числим совпадений принятого сигнала и эталонной синхрокомбинации. Этот же сигнал, поступая на тактирующии С-ьход второго триггера 19, обеспечивает - .чгись в нем информации с пер- триггера 16 о iекущей половине цикла (О - в первой половине и 1 - по второй половине). Информация г первог( триггера 16 поступает на D-вход ртпрого ipnrrepa 19.

В дтльнеинч м работа осуществляется аналогично, если в данном ГЮЯВИ1СЯ посылка, чая которой число совпадении, зафи сирпгычных на счетчике 11, окл-ю сч больше, чем заш са

5

но во втором регистре 14. Если в какой-либо посыпке число совпадений меньше, чем записанное в регистре 14, сигнал на выходе Больше первого узла 15 сравнения не формируется и перезаписи номера посылки в регистр 23 не происходит.

Во втором случае (равенство чисел совпадений для разных посылок) появляется сигнал на выходе Равно первого узла 15 сравнения. Этот сигнал поступает на один из входов третьего элемента И 25. На третий вход третьего элемента И поступает сигнал Больше с второго узла 24 сравнения. В эiом узле 24 сравнения сравниваются номера посылки, в которой ранее было зафиксировано максимальное число

о совпадений и текущей посылки (по мо5

0

Q .с

0

5

дулю), снимается с выхода реверсивного счетчика 13. Сигнал Больше появляется на выходе второго узла 24 сравнения в том случае, если номер, записанный в регистре 23,больше текущего номера (с учетом реверса счетчика 13). Так, например, если в регистре 23 записан номер 25, а гав- .ое количество совпадении призошло при знали е посылки с номером 93 (реверсивный счетчик при 100 посылках в цикле чсхсдится в данный момент в состоянии 7), то происходит neps- jdHHCh номера в соответствии с оптимист и еским1 решением о подстройке (IAK как 93 ближе к 100, чем 2J к 0) в нужную ciOpoHy для достижения син- Лазности.

Сигнал с второго узла 24 сравнения является условием подстройки. Другим условием оеализации перезаписи номера посылки при равном числе совпадений является сигнал с сумматора по модулю два. Он появляется в том случае, к(гда состояния первого и второго триггеров не совпадают. Л это, в ррою очередь, имеет место, если номер предыдущей посылки, записанной в регистр 23, находится в одной половине цикла передачи, а текуший номер посылки, имеющей с предыдущей рагное число совпадений, расположен F другой Половине цикла (предыдули числовой пример: |фи данных номерах имеет сигнал с сумматора 20 по модули два). В том случае, когда обе посылки с рявным числом совпадений находятся п одной половине цикла, в перезаписи р регистр 23 нового номе

ра нет необходимости, поскольку направление подстройки не изменяется, пе резаписи номера и не происходит, так как в этом случае на третий элемент И 25 не поступает разрешающий сигнал с сумматора 20 по модулю два. При наличии двух указанных условий сигнал Равно через третий элемент И 25 и первый элемент ИЛИ 26 аналогично сигналу Больше с первого узла 15 сравнения осуществляет перезапись во второй регистр 14 нового номера посыпки, к которой в текущий момент предполагается подстройка фазы.

По окончании очередного цикла сигнал с выхода первого узла 24 сравнения поступает на вторые входы пятого и шестого элементов И 30 и 31. Формирование сигнала на выходе одного из этих элементов зависит также от двух условий. Первое обеспечивается дешифратором 28, на выходе которого присутствует разрешающий сигнал в том случае, если в третьем регистре 23 - ненулевой номер. При нулевом номере в регистре 23 принимается решение о том, что максимальное число совпадений произошло в нулевой посыпке цикла передачи и приемная сторона системы связи находится в синфазном состоянии с передающей. В этом случае с выхода

дешифратора 28 на элементы 30 и 31 поступает запрещающий сигнал и подстройка не производится, так как обе стороны системы связи находятся в синфазном состоянии.

Второе условие определяется состоянием второго триггера 19. ЕСЛИ имеется разрешающий сигнал с дешифратора 28, а второй триггер 19 находится в момент окончания очередного цикла передачи в нулевом состоянии (сигнал 1 - на инверсном выходе второго триггера 19), это означает, что номер посылки, для которой обнаружено максимальное число совпадений, находится в первой половине цикла передачи и, следовательно, приемная сторона отстает по фазе о г передающей. В этом случае сигнал на полет ройку в направлении опережения для приемной стороны вьцае ся с выхода ШРСГОГО элемента И 31. Рели же нюрой триггер 19 к момешу окончания цикла передачи находится в единичном соспянии (сигнал 1 - нл прямом выходе второго триггера 19), это означает, что приемная сторона по фазе ппережи ; пере

432ю

Дающую, и с выхода пятого элемента И 30 на приемную аппаратуру поступает сигнал на подстройку ее в направлении отставания.

Формула изобретения

10

15

20

25

п

30

35

40

45

5

Устройство циклового фазирования аппаратуры передачи дискретной информации, содержащее последовательно соединенные делитель частоты, первый вход которого является входом первой тактовой частоты устройства, коммутатор, первый регистр, оперативный запоминающий блок и блок сравнения, выход которого подключен к информационному входу счетчика, а также сумматор и первый элемент сравнения, выход которого подключен к второму входу делителя частоты, при этом к первой и второй группам входов первого элемента сравнения подключены выходы соответственно делителя частоты и регистра памяти числа бит в цикле, входы которого соединены с входами регистра памяти синхронизации и регистра памяти числа бит между синхроимпульсами и являются входами начальной установки устпойства, вход записи-считывания которого соединен с дополнительным входом коммутч: ора и первым входом опсращяцого нающего блока, второй вхоц которого является информационным входом устройства, вход второй тактовой частоты которого сседчнен с входом регистра памяти синхрокомбинации и третьим входом оперативного запоминающего блока, при этом выходы первого регистра и регистра памяти числа бит между синхроимпульсами подключены соответственно к первой и второй группам входов сумматора, выходы кодорого подключены к второй группе входов коммутатора, а выход регистра памяти синхрокомбинации подключен -к второму входу 5лока сравнения, отличающееся тем, что, с целью повышения помехоустойчивости, введены второй и третий регистры, регистр памяти половины числа бит в цикле, второй элемент сравнения, первый и чторой элементы ИЛИ, первый, второ:, третий, четвертый, пятый и шестой Э1змешы И, первый и второй узлн сравнения , ро- версивный счетчик, пррвый и втором триггеры, элемент задержки, дешифратор И сумматор по модулю дна, яыхол

11162

к«1 фото под точен к мерному входу ipciforo пемен. И, при этом входы регисм памяти синурокомпинапии соединены с идолами регистра памяти полови ни числа бит п цикле, выходы ко- lopoio, ,1 1 ныхппы делп сля час- 1 m LI iio u гючены соотне ютвенно к первой п пгорой группам входов второго чдемента сравнения, выход которого

подключен к установочному входу первого триггера, к вхолу сброса которого, а также к входам сброса второго и третьего регис ров, первым входам второго -элемента ИЛИ, пятого и uiecro- го элементов И подключен выход первого элемента сравнения, причем выходы делителя частоты подключены к группе входов третьего регистра, выходы ою рого подключены в первой группе дои второго учла сравнения и через дешифратор к вторым входам пятого и шестого -элементов И, выходы кет оръгх являются выходами устройства, при этом второй вход второго элемента ИЛИ являемся входом начальной установки устройства, а выход второго элемента ПНИ подключен к первому входу реверсивного , к ВТОРОМУ и трет т c-Mv входам которого орез шчэ- вый и элементы И подключим соответственно инверсный и прямой выходы первого ipurrepa, а выходы реверсивного счег ика подключены к второй группе входов морого узла

0

5

30

2U

1 равнения, выход которого подключен к второму входу 1ретьего элемента И, к третьему входу которого подключен первый выход первого узла сравнения, второй выход которого подключен к :грвому входу первого элемента ИЛИ и управляющему входу второго регистра, к группе входов которого, а также к первой группе входов первого узла ера мнения подключены выходы счетчика, выход сброса которого через элемент задержки соединен с первым входом делителя частоты, вторыми входами первого и второго элементов И, входом первого узла сравнения, к второй группе входов которого подключена группа выходов второго регис ра, и первым входом четвертого элемента И, к яторчл;у входу котооого подключен выход первого элемента ИПИ, к второму :,г.од которого подключен выход третьего элемента И, а выход четвертого элемента И подключен к управляющему входу третьего регистра и тактирующему второго триггера, прямой выход клорого подключен к третьему входу пятого элемента И к первому входу сум.,атора по модулю два, .. вто- por-,y hX vy которое ч информационному рходу iirop iro триггер : подключен прямой иь.х-рд первого триггера, а инверсный выход вгсрого триггера подключен к третьему входу шестого элемента И.