Устройство обработки данных процессора Советский патент 1991 года по МПК G06F15/00 G06F9/00 

Изобретение относится к вычислительной, технике, а именно к устройствам обработки данных, и может быть использовано в ЭВМ в качестве устрой ства обработки данных процессора

Функциями устройства обработки данных (Е-устройства) в процессоре являются декодирование команд, доступ к операндам, исполнение команд, установка кода состояния и признаков ошибок.

Целью изобретения является повышение быстродействия,

На фиг.1 приведена функциональная сяема устройства; на фиг.2 - структура формата команды; на фиг.З и 4 - временные диаграммы работы устройства.

Устройство обработки данных про- цессора (фиг.. 1) состоит из блока программного управления, содержащего сдвиговый регистр 1, программируемую логическую матрицу 2 (ПЛМ), конвейерного регистра 3 (РК), операционного блока 4 (ОБ), блока 5 регистров (общего назначения РОН), индексного арифметического блока 6 (ИАБ), буферного регистра 7 (РГ), регистра 8 адреса (РА), блока 9 памяти данных (ОЗУ).

Формат команды устройства приведен на фиг.2. Выполняемая команда содержит код операции (КОП), четыре коротких адреса; AI, А2, A3, А4 и Смещение (СМ). После КОП в свою очередь, разбивается на поля: Операция ОБ, микрокоманды ОВ(МК ОБ), Тип адреса ОЗУ, Тип обмена.

Устройство работает следующим образом.

В исходном состоянии на входе синхронизации СИ 2 высокий уровень, выходы сдвигаемого регистра 1 находятся в нулевом состоянии, процессов записи, считывания, обработки информации в устройстве не происходит. На устройство подаются команды, синхроим пульсы СИ I, синхроимпульсы СИ 3, для синхронизации блока 4 и снимает- ся высокий уровень сигнала синхронизации СЧ 2. В дальнейшем на вход СИ 2 из внешнего устройства (например, контроллера памяти команд) подается короткий импульс, сбрасываю- щий сдвиговый регистр 1 в момент окончания каждой команды. ПЛМ 2 выполняет функции дешифратора команды, шифратора микрокоманды ИАБ б и фор

Q

5

0 5

Q

5 .п

5

5

мирования сигналов управления устройством. Схемы, на которых формируются сигналы управления, стробируются внутри ПЛМ 2 сигналами с выходов сдвигового регистра, что обеспечивает формирование временной диаграммы функционирования устройства, В устройстве происходит арифметическая или логическая операция в ОП 4 над содержимым двух регистров блока 5 с адресами А1 и А2, результат помещается в блок 5 по адресу А2.

Возможны случаи выполнения одно- операндной команды, возможно также, что результат операции остается во внутреннем регистре блока 4. Одновременно с операцией в блоке 4 и независимо от нее происходит операция обмена данными между ОЗУ и устройством с адресом А4. Это может быть блок 5 регистров или другое устройство, подключенное к входу-выходу данных.

Запись в ОЗУ или считывание из него определяется полем Тип обмена. Адрес ОЗУ определяется полями A3 и СМ формата команды. Способ формирования адреса ОЗУ определяется полем Тип адреса ОЗУ в КОП, адресом может быть содержимое блока 5 по адресу A3, сумма содержимого блока 5 и смещения, а также первый способ адресации с автоинкрементом или автодекрементом; возможна прямая адресация с использованием только поля СМ, возможны также другие способы вычисления адреса с использованием содержимого блока 5, поля СМ и возможностей блока 6. При выполнении команды операция блока 4 или обмена может отсутствовать (т.е. в полях КОП, Операция ОБ и Тип обмена предусмотрены холостые операции). При выполнении арифметической или логической операции операнды выбираются из наиболее быстродействующей сверхоперативной памяти с прямой адресацией, время выполнения операции блока 4 определяется суммой задержек матрицы 2 и блоков 4 и 5. Операция, обмена данными состоит из вычисления адреса ОЗУ и соответственно обмена, время ее выполнения определяется суммой задержек ПЛМ 2 и блоков 5, 6, 8, 9, Чтобы согласовать времена выполнения операции 4 и обмена,. последняя выполняется в два этапа: на первом происходит вычисление anpe- са ОЗУ, на втором обмен. Возможность

такой конвейеризации обеспечивается наличием РК 3, задерживающего команду на время вычисления адреса.

Такое выполнение устройства позволяет осуществлять арифметико-логические операции над содержимым регистров сверхоперативной памяти и параллельно с ними обмен данными между сверхоперативной памятью (блоком РОН) и ОЗУ, т.е. подготовку данных и засылку в ОЗУ результатов вычислений.

Формула изобретения

Устройство обработки данных процессора, содержащее блок памяти данных, регистр адреса, индексный арифметический блок, буферный регистр, конвейерный регистр, блок регистров, блок программного управления, операционный блок, причем первый и второй информационные входы-выходы операционного блока соединены соответ-

входам считывания блока регистров, отлич ающее ся тем, что, с целью повышения быстродействия, третий информационный вход-выход блока регистров соединен с вторым информационным входом регистра адреса, с первым информационным входом индексного арифметического блока и с выхо-

0 дом буферного регистра, четвертый информационный вход-выхоД блока регистров соединен с информационным входом- выходом блока памяти данных и является входом-выходом устройства, вы5 ход конвейерного регистра соединен с вторым входом кода операции блока программного управления, с первым адресным входом блока регистров и является выходом адреса устройства,

0 первый и второй входы синхронизации устройства соединены соответственно с входом синхронизации и с входом начальной установки блока программного управления, с десятого по тринад

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных процессорах. Цель изобретения - повышение быстродействия. Устройство состоит из сдвигового регистра 1, конвейерного регистра 3, программируемой логической матрицы 2, операционного блока 4, блока 5 регистров общего назначения, индексного арифметического блока 6, буферного регистра 7, регистра 8 адреса, блока 9 памяти. По- вышенне быстродействия достигается за счет совмещения работы операционного блока с вычислением адресов операндов и с обменом данными между блоком регистров общего назначения и блоком памяти. 4 ил. (Я

ственно с первым и вторым информацией- 25 цатый выходы которого соединены соотным входом-выходом блока регистров, выход индексного арифметического блока соединен с первым информационным входом регистра адреса, выход которого соединен с адресным входом блока памяти данных,- вход команд устройства соединен с первым входом кода операции блока программного управления, первая группа выходов которого подключена к группе входов управления операционного блока, вторая группа выходов блока, программного управления подключена к группе входов управления индексного арифметического блока, с первого по девяты выходы блока программного управления подключены соответственно к входам синхронизации конвейерного регистра, буферного регистра, регистра адреса, входам выборки блока памяти данных, записи-считывания блока памяти данных, первому и второму входам записи блока регистров, первому и второму

ветственно с третьим и четвертым входами аависи и с третьим в четвертым входами считывания блока регистров, четырнадцатый и пятнадцатый

выходы блока программного управления соединены соответственно с входом синхронизации буферного регистра и с входом управления селекции первого и второго информационных входов адресного регистра, вход команд устройства соединен с информационным входом конвейерного регистра, вторым, третьим и четвертым адресными входами блока регистров, вторым информацион-

ним входом индексного арифметического блока, с входом кода операции операционного блока, вход синхронизации которого соединен с третьим вхо- дом синхронизация устройства, выход

признаков результата операции операционного блока является выходом приз-} каков оезультата операции устройства.

1647584 ФОРМАТКОМАНДЫ

КОП

Фиг. 2

я

W

МАГИСТРАЛЬ С СрА

БЬрг

КОМАНДА ЗАДЕРЖАННАЯ

-f ftbi

РОН

ВЫХ. УГ

L

Фиг. V ,

Составитель А.Сошкин

Редактор Н .Гунь ко Техред М.Дидык Корректор Л.Патай (

Заказ 1401Тираж 419 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб,, д.- 4/5

Производственно-издательский комбинат Патент, г. Ужгород ул. Гагарина,

РОН

ВЫХ. УГ

101