Устройство обмена данными Советский патент 1991 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может найти применение при построении периферийных процессоров вычислительных систем в качестве устройства управления и обмена данными.

Целью изобретения является расширение области применения путем введения возможности программирования временной диаграммы обмена и изменения интерфейса магистрали без изменения архитектуры блока,

На фиг. 1 представлена функциональная схема предлагаемого устройства обмена данными, на фиг. 2 - функциональная схема блока микропрограммного управления (БМУ); на фиг. 3 и 4 - алгоритмы работы блоков наматывания.

В табл. 1 приведены поля микрокоманд, в табл. 2 - коды абонентов из дешифратора БМУ; в табл. 3 - коды стробов абонентов из дешифраторов БМУ.

Устройство обмена данными содержит первый элемент ИЛИ 1, второй элемент ИЛИ 2, второй регистр 3 записи-считывания, первый буферный регистр 4, первый блок памяти 5, приемопередатчик 6, первый и второй R+S-триггеры 7 и 8, второй блок памяти 9, узел сброса 10, первый регистр записи-считывания 11, вход данных 12 регистра 11, второй буферный регистр 13, регистр 14 режимов, тактовый генератор 15, блок 16 хранения кода, блок 17 микропрограммного управления (БМУ), второй регистр 18 конечного адреса, первый счетчик 19 адО

о ел ел о

реса, первый компаратор 20, первый вход 21 компаратора 20, арифметико-логический блок 22, третий буферный регистр 23, первый регистр 24 конечного адреса, регистр 25 начального адреса, мультиплексор 26, элемент И 27, второй счетчик 28 адреса, третий элемент ИЛИ 29, второй компаратор 30, управляющий вход 31 от объекта контроля, выход 32 блокировки первого элемента ИЛИ, вход 33 второго регистра записи-счи- тывания от блока микропрограммного управления, вход-выход 34 от внешней магистрали, выход 35 второго регистра записи-считывания, выход 36 второго элемента ИЛИ, первая 37 и вторая 38 общие внутренние шины, вход 39 сброса триггера 7, первый вход 40 приемопередатчика 6, счетный вход 41 блока 5, выход 42 приемопередатчика 6, Р-вход43 второго RS-тригге- ра, выход 44 второго триггера к узлу сброса, выход 45 узла сброса, третий вход 46 узла сброса, первый вход 47 блока 9, второй вход 48 блока памяти 9, вход-выход 49 данных к внешней шине, вход 50 записи второго буфера, первый вход 51 задания режима реги- стра режима, выход 52 кода операции блока 16, вход 53 задания режима блока микропрограммного управления, кодовые входы 54 и 55 регистра конечного адреса, выход 56 регистра конечного адреса, выход 57 срав- нения первого компаратора на вход блока микропрограммного управления, кодовые входы 58 (строб) и 59 (разрешения) первого счетчика адреса от блока микропрограммного управления, третий вход 60 первого счетчика адреса от второй внутренней магистрали, кодовый выход 61 первого счетчика адреса, кодовые выход 62 и вход 63 арифметико-логического блока, первый вход 64 третьего буферного регистра, внешний вход-выход 65 которого является внешним входом-выходом устройства, кодовые входы 66 и 67 первого регистра конечного адреса, вход 68 от выхода первого регистра конечного адреса, выход 69 мультиплексо- ра, разрешающий вход 70 мультиплексора выход 71 элемента И, выход 72 третьего элемента ИЛИ, кодовые входы 73 и 74 регистра начального адреса, управляющий вход 75 второго счетчика адреса, выходы 76-87 блока микропрограммного управления.

Блок 17 микропрограммного управления содержит мультиплексор 88 сигналов условий, регистр 89 кода операций, входной мультиплексор 90, узел 91 управления по- следовательностью микрокоманд, узел микропрограммной памяти 92, конвейерный регистр 93, дешифратор 94 стробов, дешифратор 95 абонентов, входы 96-98 мультиплексора 90, выход 99 мультиплексора 88

сигналов условий,, выход 100 конвейерного регистра 93, входы 101,102 узла 91, выход узла 91 управления последовательностью микрокоманд соединен с входом 103 узла микропрограммной памяти 92, выход 104 которого соединен с входом конвейерного регистра 93, выходы конвейерного регистра соединены с входами 105 и 106 дешифратора 94 стробов и дешифратора 95 абонентов соответственно, элемент И 107. Арифметико-логический блок выполнен на элементах 1802 ВС1, приемопередатчик, узел сброса и блок хранения кода выполнены на БИС ОЗУ-541 РУ2.

Устройство работает следующим образом.

Предварительно осуществляется подготовка к обмену, для чего заполняется его внутренняя память и регистры. Загрузка выполняется через буферный регистр 23, который открыт на прием из внешнего входа-выхода 65. В исходном состоянии он открыт на прием. В первом цикле обмена в адресной посылке задается адрес регистра режимов 14 и заканчивается в информационной посылке режима работы устройства. В следующих циклах происходит запись информации в регистры, которые необходимы для данного режим работы блока, а также заполняются его блоки памяти 5 и 9. В регистр начального адреса 25 заносится адрес первой ячейки массива управляющих слов в блок 5, в регистр конечного адреса 24 заносится адрес последней ячейки. В счетчик адреса 28 адрес заносится через мультиплексор 26 по разрешению на входе 70, из шины 38 адрес ячейки блока 5, в которую осуществляется запись. Для этого в регистр режимов 14 предварительно записывается режим записи в память. По этому сигналу разрешается параллельная запись адреса в счетчик адреса 28 Аналогично заносится адрес первой ячейки массива блока 9 в счетчик адреса 19 при обращении через шину 38 по сигналу, приходящему из БМУ 17. В регистр конечного адреса 18 заносится код адреса последней ячейки информационного массива. Аналогично блоку 9 заполняется блок хранения кода 16, адрес ячейки которого задается счетчиком адреса 19, разрешение записи выдается из БМУ 17, информация в блок 16 записывается из магистрали 38. Аналогично блоку заполняется информацией приемопередатчик 6, адрес ячейки которого задается со счетчика адреса 28.

Блок 5 содержит порты по 4 разряда, а блок 9 разбит на байты. Блок 9 разбит на 4 зоны; 00 зона, 01 зона, 10 зона, 11 служебная зона. Номер зоны кодируется из БМУ 17 при записи. Запись в блок 5 информации осуществляется через общую шину 37. Причем информация в блок закачивается через буферный регистр и поступает на шину 38. Поэтому для записи информации в блок 5 необходимо перекачать информацию из общей шины 38 в общую шину 37. Это осуществляется блоком БМУ 17. В регистр режимов 14 кодируется режим записи в блоке 5, по нему БМУ 17, получив адрес ячейки блока 5, закачивает сначала информацию в блок 22, который имеет два независимых порта, из общей шины 38, помещая на свой внутренний регистр А, затем пересылает в другой внутренний регистра В, выходящий на магистраль 37, и информация переписывается в блок 5.

Регистр 3 служит для задания режима считывания из блока 5 через буферный регистр. Буферный регистр 4 по выходу может находиться в двух состояниях - выхода или в третьем состоянии. В регистр 3 поступают внешние управляющие сигналы по входу 31. Элемент ИЛИ 1 по выходу 32 служит для блокировки параллельной записи в счетчик адреса 28 при работе блока в режиме обмена. Элемент ИЛИ 2, RS-триггеры 7 и 8, узел сброса 10, регистр записи-считывания 11, приемопередатчик 6 служит для организации работы блока 9. Причем приемопере- датчик б хранит информацию о времени обмена с блоком 8 по байтам и об открытии буферного регистра 13. Регистр записи- считывания 11 служит для задания режима записи или считывания, памяти, 00,01 зоны блока 9 служит для приема-выдачи информации, а 10 - для выдачи-приема информации, 11 зона содержит служебную информацию. Счетчик адреса 28 считает от начального кода из регистра 25 до конечного кода, хранящегося в регистре 24. Работа счетчика 28 происходит следующим образом. Счетчик 28 считает, пока не достигнет адреса, который совпадает с адресом в регистре 24, по сигналу сравнения с компаратора 30 через элемент ИЛИ 29 и элемент И 27 разрешается параллельная запись в счетчик 28, и через мультиплексор 26 код из регистра начального адреса 25 переписывается в счетчик адреса 28. Счетчик 28 будет считать циклически до тех пор пока будут приходить внешние управляющие сигналы, при их отсутствии счет его блокируется через элемент ИЛИ 1. Входы элемента ИЛИ 1 связаны с выходами регистра записи-считывания 3, собранного на RS- триггерах, каждый из выходов этого RS- триггера разрешает считывание из соответствующего порта блока 5. Взводятся RS-триггеры регистра 3 по приходу внешних управляющих сигналов, а сбрасываются по сигналу сравнения из компаратора 30, т.е. по достижению счетчиком адреса 28 конечного адреса, заданного в регистре конечного адреса 24. Информация в блоке 5 хранится в четырехразрядных портах, а каждый порт управляется из регистра записи- считывания 3. Информация в блоке 5 задает временную диаграмму управляющих сигналов, формируемых в блоке по внешнему управляющему сигналу. Первый буферный регистр 4 может находиться либо в третьем состоянии либо в режиме выдачи. Регистр записи-считывания 3 запоминает внешний управляющий сигнал, а выходы его открывает первый буферный регистр 4 на выдачу в блок 5 в режиме считывание. Таким образом, внешний управляющий сигнал может формирователь выдачу управляющих сигналов из любого порта блока 5.

Второй блок памяти 9 работает следующим образом. Он разделен на байты. Временную диаграмму для каждого байта хранит приемопередатчик 6, число ячеек которого равно числу байт блока 9. Приемопередатчик 6 управляет буферным регистром 13, открывая его при обмене информацией с блоком 9 внешнего устройства. Триггер 7 взводится по приходу внешних управляющих сигналов и в соответствии с защитой временной диаграммой для каждого байта в приемопередатчике 6 осуществляется обмен информацией. Внешние управляющие сигналы запоминаются в регистре 11, кодируя соответствующий код операции команды в БМУ 17. Сбросом каждого разряда регистра 11 управляет узел сброса 10, триг-s гер 8 устанавливается по внешним управляющим сигналам.

Счетчик адреса 19 работает следующим образом. Вначале в него заносится адрес первой ячейки обмена массива информации, в регистр конечного адреса 18 заносится адрес последней ячейки информационного массива. Счетчик 28 считает импульсы по внешнему входу 58, соединенному с выходом БМУ 17, по сигналу выхода 57 в него заносится снова начальное значение счетчика адреса из 11 служебной зоны блока 9 Таким образом, приходящий в БМУ 17 код операций содержит поле операций из регистра режимов по выходу 51 и 53, задающее режим работы блока, после операций внешних управляющих сигналов, которое определяет запись или считывание, осуществляется с 00 , 01 , 10 зоной по внешним управляющим сигналам, выход 52 определяет какие операции обработки информации с 00, 01 , 10 , 11 зоной

осуществляется блоком. Блок позволяет осуществлять постепенную отладку обмена по квантам управляющей информации по каждому внешнему управляющему сигналу, меняя начальный и конечный адрес в регистрах 25 и 24 соответстченно, а также меняя количество информационных слов в обмене, задавая начальный и конечный адрес для ячеек блока 9.

БМУ 17 содержит регистр кода операций 89, мультиплексор 90, мультиплексор сигналов условий 88, элемент И 107, узел управления 91 (1804 ВУ4), узел 92, конвейерный регистр 93, первый дешифратор 94, второй дешифратор 95, код операций, приходящий в регистр кода операций 89, состоит из трех полей.

Выход 79 формируется по приходу внешних сигналов, которые указывают, с какой зоной блока 9 соответственно осуществляется работа 00, 01 , 10 зоны блока 9. Код операции, по которому осуществляется обработка информации, хранит порт кода операций блока 16, задает по входу 55 из регистра режимов 14 и определяет режим работы блока, т.е. происходит подготовка блока к работе - закачка временной диаграммы или автономная работа. Мультиплексор 90 служит для выбора источника информации в узел управления 91. На мультиплексор сигналов условий 88 приходят сигналы признаков с выхода 62 (признак нуля, переполнения и т.п.) из блока 22, сигнал с компаратора 20. Дешифратор 94 дешифрирует код из микропроцессора памяти в сигналы отборов на соответствующие регистры. Дешифратор 95 дешифрирует код из многопрограммной памяти в сигналы работы с соответствующим абонентом. Работает БМУ 17 по известному принципу. Блок 17 обладает достаточной гибкостью для реализации различных временных соотношений, формируемых управляющих сигналов в пределах глубины блока 5. Занося в порт кода операции блока 16 код операции, можно обеспечить обработку информации. Для этого используется блок 22, управление которым осуществляется кодом операции блока 22 из БМУ 17.

Формула изобретения

Устройство обмена данными, содержащее первый блок памяти, первый, второй и. третий буферные регистры, первый и второй счетчики адреса, блок микропрограммного управления, первый регистр записи-считывания, тактовые генератор, выход которого соединен с синхровходами блока микропрограммного управления и первого счетчика адреса, первый выход блока микропрограммного управления соединен с информационным входом второго счетчика

адреса, второй, третий и четвертый выходы блока микропрограммного управления соединены соответственно с входами записи первого, второго и третьего буферных регистров, пятый выход блока микропрограмм0 ного управления соединен с входом записи первого блока памяти, первый информационный вход-выход третьего буферного регистра через первую внутреннюю шину данных соединен с информационным вхо5 дом-выходом первого блока памяти, информационным входом второго счетчика адреса и с первым информационным входом-выходом второго буферного регистра, второй информационный вход-выход которого яв0 ляется входом-выходом устройства для связи с внешним объектом, второй информационный вход-выход третьего буферного регистра является информационным входом-выходом устройства для подключения

5 к ЭВМ, выход первого буферного регистра является выходом устройства для подключения к шине управления ЭВМ шестой выход блока микропрограммного управления соединен с входом чтения первого блока памя0 ти, выход второго счетчика адреса соединен с адресным входом первого блока памяти, выход первого регистра записи-считывания соединен с адресным входом блока микропрограммного управления, отличающе5 е с я тем,что, с целью расширения области применения, в него введены второй блок памяти, арифметико-логический блок, второй регистр записи-считывания, регистр режимов, регистр начального адреса, пер0 вый и второй регистры конечного адреса, блок хранения кода, первый и второй триггеры, узел сброса, приемопередачик, мультиплексор, первый и второй компараторы, первый, второй и третий элементы ИЛИ,

5 элемент И, причем информационный вход второго регистра записи-считывания является входом, устройства для связи с внешним объектом, а вход записи второго регистра записи-считывания соединен с

0 седьмым выходом блока микропрограммного управления, адресный вход второго блока памяти соединен с выходом второго регистра записи-считывания, адресным входом второго буферного регистра, с входами пер5 вого и второго элементов ИЛИ и первым информационным входом первого регистра записи-считывания, с входом записи первого блока памяти, первый информационный вход-выход третьего буферного регистра через первую внутреннюю шину

данных соединен с информационным входом-выходом первого блока памяти, информационным входом второго счетчика адреса и с первым информационным входом-выходом второго буферного регистра, второй информационный вход-выход которого является входом-выходом устройства для связи с внешним объектом, второй информационный вход-выход третьего буферного регистра является информационным входом-выходом устройства для подключения к ЭВМ, выход первого буферного регистра является выходом устройства для подключения к шине управления ЭВМ. шестой выход блока микропрограммного управления соединен с входом чтения первого блока памяти, выход второго счетчика адреса соединен с адресным входом первого блока памяти, выход первого регистра записи-считывания соединен с адресным входом блока микропрограммного управления, отличающееся тем, что, с целью расширения области применения, в него введены второй блок памяти, арифметико-логический блок, второй регистр записи-считывания, регистр режимов, регистр начального адреса, первый и второй регистры конечного адреса, блок хранения кода, первый и второй триггеры, узел сброса, приемопередатчик, мультиплексор первый и второй компараторы, первый, второй и третий элементы ИЛИ, элемент И, причем информационный вход второго регистра записи-считывания является входом устройства для связи с внешним объектом, а вход записи второго регистра записи-считывания соединен с седьмым выходом блока микропрограммного управления, адресный вход второго блока памяти соединен с выходом второго регистра записи-считывания, адресным входом второго буферного регистра, с входами первого и второго элементов ИЛИ и первым информационным входом первого регистра записи-считывания, второй информационный вход которого соединен с выходом узла сброса, инверсный вход первого элемента ИЛИ соединен с первым входом элемента И, прямой выход второго элемента ИЛИ соединен с входами установки первого и второго триггеров, входы сброса которых соединены с восьмым выходом блока микропрограммного управления, выходы первого и второго триггеров соединены соответственно с входами разрешения приемопередатчика и узла сброса, адресные входы узла сброса приемопередатчика и второго блока памяти соединены с выходом второго счетчика адреса и с первым входом первого компаратора, информационный вход-выход арифметико-логического

блока через первую внутреннюю шину соединен с информационным входом регистра начального адреса, первого регистра конечного адреса, с первым информационным

входом мультиплексора, с информационными входами второго регистра конечного адреса приемопередатчика, регистра режимов, с первым информационным входом блока хранения кода с информацион0 ным входом первого блока памяти, вход данных арифметико-логического блока через вторую внутреннюю шину соединен с информационным входом-выходом первого буферного регистра, информационным

5 входом-выходом второго блока памяти, синхровход арифметико-логического блока соединен с девятым выходом блока микропрограммного управления, первый вход условия перехода которого соединен с

0 выходом арифметико-логического блока, тактовый вход регистра режимов соединен с выходом тактового генератора, первый адресный вход блока микропрограммного управления соединен с выходом регистра

5 режимов, входы записи-считывания регистра начального адреса, первого и второго регистров конечного адреса соединены соответственно с десятым, одиннадцатым и двенадцатым выходами блока микропрог0 раммного управления, выход регистра начального адреса соединен с вторым информационным входом мультиплексора, стробирующий вход которого соединен с первым входом третьего элемента ИЛИ и с

5 выходом первого компаратора, второй информационный вход которого соединен с выходом первого регистра конечного адреса, выход мультиплексора соединен с информационным входом первого счетчика

0 адреса, вход записи которого соединен с выходом элемента И, второй вход третьего элемента ИЛИ соединен с тринадцатым выходом блока микропрограммного управления, первый информационный вход второго

5 компаратора соединен с выходом второго счетчика адреса и с вторым информационным входом блока хранения кода, второй информационный вход второго компаратора соединен с выходом второго регистра

0 конечного адреса, выход второго компаратора соединен с вторым входом условий перехода блока микропрограммного управления, вход записи регистра режима соединен с четырнадцатым выходом блока

5 микропрограммного управления, второй вход элемента И соединен с выходом третьего элемента ИЛИ, пятнадцатый выход блока микропрограммного управления соединен с входом записи блока хранения кода, выход которого соединен с вторым

адресным входом блока микропрограммно- соединен с информационным входом второго управления, выход второго блока памяти го буферного регистра.

Изобретение относится к вычислительной технике, а именно к устройствам для управления и обмена данными, может быть использовано в вычислительных системах в качестве контроллера обмена. Цель изобретения - расширение области применения устройства обмена данными путем обеспечения возможности программирования временной диаграммы обмена и изменения интерфейса магистрали без реконфигурации его блок-схема. Устройство содержит три элемента ИЛИ, два регистра записи- считывания, три буферных регистра, два блока памяти, приемопередатчик, два RS- триггера, узел сброса, регистр режима, тактовый генератор, блок хранения кода, блок микропрограммного управления, два регистра конечного адреса, два счетчика адреса, два компаратора, арифметико-логический блок, регистр начального адреса, мультиплексор, элемент И. Область применения устройства обмена данными расширена за счет улучшения его функциональных возможностей, таких как расширение класса решаемых задач обеспечение постепенной отладки обмена по квантам управляющей информации по каждому внешнему управляющему сигналу 4 ил. Ј

606361536 75 5 50 43 Я 66 74 5M7S4 ЯМ 77 33 Я

Фиг. г

Приход внешнего сигнала

Запоминание внешнего сигнала в регистре ЗД/СЧ УОЗУ

I

Вьщача управляющих сигналов из управляющего ОЗУ

Открытие буфера управляющих сигналов

Фиг.З

1

Запуск счетчика адреса ОЗУ с начального адреса

Совпадение адреса с конечным адресом

Сброс регистра ЗП/СЧ ТОЗУ

ления

Открытие порта

КОП

Обмен

информацией

Инкремент счетчика

адреса ИОЗУ

Сброс триггера обнуления