Устройство для контроля дешифратора Советский патент 1991 года по МПК G06F11/10 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем высокой надежности.

Цель изобретения - повышение достоверности контроля устройства.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - схема блока свертки по модулю два; на фиг 3 - схема узла сжатия.

Устройство (фиг. 1) содержит контролируемый дешифратор 1 (не входит в состав устройства), информационные входы 2-4 контролируемого дешифратора, управляющий вход 5 устройства, блоки 6 и 7 свертки по модулю два, второй элемент НЕ 8, (п+1)-е входы 9 и 10 первого и второго блоков 6 и 7 свертки по модулю два соответственно, узел 11 сжатия, вход 12 контрольного разряда устройства, элемент И 13. первый элемент HJL14, контрольные выходы 15и 16устройства.

Блок 6 свертки по модулю два (фиг. 2) содержит группу 17 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.

Узел 11 сжатия (фиг 3) содержит информационные входы 18-21. элементы И 22-25 и элементы ИЛИ 26 и 27.

Работа узла 11 сжатия разрешена, если на управляющий вход 5 подается единичный сигнал. Сигнал на тактовом входе устройства во время цикла обработки одного входного вектора последовательно принимает значение О (в первом такте каждого цикла) и 1 (во втором такте каждого цикла).

Пусть на входы дешифратора поступает вектор с четным весом, а на вход 12 элемента И 13 - бит четности, равный единице. Тогда на выходе элемента И 13 будет единичный сигнал, а на выходе элемента НЕ 14- нулевой. При правильной работе дешифратора 1 единичный сигнал появляется на одном из его выходов, соединенных с блоком

О

ел о ел

Сд

VI

6 свертки по модулю два. В первом такте цикла контроля на входы 9 и 10 подается сигнал О. В результате на выходах боков 6 и 7 формируются сигналы 1 и О соответственно, Таким образом, в первом такте на входы узла 11 сжатия подается код 1010.

Узел 11 сжатия (фиг. 3) функционирует следующим образом. Если пары сигналов на входах 18, 19 и 20, 21 соответственно принимают значения 01 и 01 или 10 и 10, то на выходах узла 11 формируются сигналы 10; если же пары сигналов на входах принимают значения 01 и 10 или 10 и 01, на выходах узла 11 формируется вектор 01. При появлении хотя бы на одной паре входов сигналов 00 на выходы узла 11 сжатия поступают сигналы 00. При появлении хотя бы на одной паре входов сигналов 11 (при этом на второй паре входов присутствуют сигналы 01 или 10) на выходы узла 11 сжатия поступают сигналы 11. Любая одиночная неисправность узла 11 сжатия при первом проявлении на выходах его формирует некодовый номер (00 или 11). Следовательно, при появлении на входах узла 11 сжатия кода 1010 в первом такте на его выходах 15 и 16 формируется вектор 10. Во втором такте цикла контроля сигналы на входах 9 и 10 принимают единичное значение и, следовательно, на выходах блоков 6 и 7 свертки формируются сигналы О и 1. Сигналы на второй паре входов узла 11 сжатия остаются такими же, как и в первом такте (Ю)Таким образом, во втором такте на входы узла 11 сжатия поступает код 0110, а на его выходах формируется вектор 01. Следовательно, на выходы устройства для контроля поступает такая последовательность: выход 15 - 10. выход 16-01.

В случае поступления на вход дешифра- тора 1 вектора с нечетным весом бит четности, который подается на вход элемента И 13, принимает нулевое значение. На выходе элемента И 13 формируется сигнал О, а на выходе элемента НЕ 14 - 1. Единичный сигнал появляется на одном из выходов дешифратора, подключенных к входу блока 7 свертки. В первом такте цикла контроля, когда на входы 9 и 10 блоков 6 и 7 свертки подается сигнал О, на выходе блока 6 фор- мируется сигнал О, а на выходе блока 7 - сигнал 1. Таким образом, в первом такте на входы узла 11 сжатия поступает код 0101, что вызывает появление на выходах устройства 15 и 16 вектора 10. Во втором такте (сигнал на входах 9 и 10 принимает значение 1) значения сигналов на первой паре входов узла 11 сжатия инвертируются и, следовательно, на входы узла 11 поступает код 1001. На выходе устройства появляется вектор

01. Таким образом, получаем следующую последовательность на выходах устройства для контроля: выход 15 - 10; выход 16 - 01.

При наличии нулевого сигнала на входе 5, т.е. когда блокируются все выходы дешифратора 1 (сигналы на всех выходах дешифратора принимают при этом нулевое значение), на выход элемента И 13 поступает сигнал О, а на выходе элемента НЕ 14 - сигнал 1. На вход блока 7 с выхода элемента НЕ 8 подается сигнал 1. В первом такте (тактовый сигнал на входах 9 и 10 принимает нулевое значение) на выходах блоков 6 и 7 формируются сигналы О и 1 соответственно. На входы узла 11 сжатия в первом такте поступает код 0101, а во втором, когда значения сигналов на выходах блоков 6 и7 меняются на противоположные - код 1001. Следовательно, на выходах 15 и 16 устройства для контроля дешифратора формируется такая последовательность векторов: выход 15 - 10; выход 16-01.

Таким образом, при нормальном функционировании и отсутствии неисправностей в дешифраторе и в устройстве для контроля на выходах узла 11 последовательно появляются векторы 10 и 01.

Устройство работает следующим образом.

Рассмотрим работу устройства при наличии неисправностей и поступлении на вход дешифратора 1 неправильной информации.

В случае неисправности в дешифраторе, приводящей к отсутствию сигналов на всех его выходах, в первом такте на первой паре входов узла 11 сжатия наблюдаются сигналы О. О, а во втором такте - 1, 1. Следовательно, на выходах устройства 15 и 16 формируется последовательность векторов: выход 15-01. выход 16-01.

Такая же последовательность наблюдается и при появлении единичных сигналов одновременно на двух выходах дешифратора 1, принадлежащих одной группе. При появлении сигнала на выходе дешифратора, не соответствующем четности входа, а также при поступлении неправильной информации на вход дешифратора на выходах узла 11 сжатия формируется неправильная последовательность- выход 15 - 01; выход 16-10.

Действительно, пусть дня четного вектора сигнал появляется на выходе дешифратора, соответствующем нечетному входному коду. Тогда на входе элемента 13 присутствует сигнал 1, а на выходе элемента 14 - О. В первом такте на выходах блоков 6 и 7 появляются сигналы О, 1, во втором такте - 1. О

Неисправности устройства для контроля дешифратора типа тождественная единица (1) или тождественный нуль (0) выявляются в процессе работы дешифратора. В случае, если такая неисправность проявляется на выходе элемента НЕ 14, на выходах устройства формируется последовательность векторов 11,11 или 00.00. Если неисправность проявляется на выходе элемента И 13, на выходах 15, 16 устройства сигналы 01. 10. В случае неисправности на выходах элементов 6, 7 и 8 сигналы на выходах 15, 16 одинаковые в одном или в обоих тактах цикла контроля.

Предположим наличие константной неисправности двойной кратности типа 10 или 01 на выходах блоков 6 и 7 свертки по модулю два. Тогда коды на выходах 15 и 16 устройства в обоих тактах будут одинаковы. Действительно, при поступлении, например, четного кода на входы дешифратора и наличии неисправности 10 блока свертки на выходах устройства наблюдается последовательность векторов выход 15- 11; выход 16-00.

Неисправность двойной кратности типа константы 01 или 10 на выходах узла 11 сжатия также вызывает нарушение правильной последовательности, что свидетельствует о наличии неисправности.

Таким образом, при отсутствии неисправностей в дешифраторе и в устройстве для контроля, а также при поступлении правильной информации на входы на выходах устройства наблюдается последовательность векторов: выход 15- 10; выход 16-01.

При неисправностях в дешифраторе или в устройстве для контроля или при поступлении неправильной информации на входы дешифратора на выходах устройства

наблюдается неправильная последовательность векторов.

Фррмула изобретения

Устройство для контроля дешифратора,

содержащее элемент И. два элемента НЕ и

два блока свертки по модулю два. причем 1-е

информационные входы первого блока

свертки по модулю два образуют первую

группу информационных входов устройства

0 для подключения к выходам контролируемого дешифратора, соответствующим его четным входным кодам (1 1 2п, где 2п - число выходов контролируемого дешифратора),4-е информационные входы второго бло5 ка свертки по модулю два образуют вторую группу информационных входов устройства для подключения к выходам контролируемого дешифратора, соответствующим его нечетным входным кодам, отличающе0 е с я тем, что, с целью повышения достоверности контроля устройства, в него введен узел сжатия, причем выходы первого и второго блоков свертки по модулю два, элемента И и первого элемента НЕ соединены

5 соответственно с первым, вторым, третьим и четвертым информационными входами узла сжатия, выходы которого являются выходами контроля устройства, выход элемента И соединен с входом первого элемента НЕ.

0 первый вход элемента И и вход второго элемента НЕ подключены к управляющему входу устройства для подключения к входу блокировки контролируемого дешифратора, второй вход элемента И подключен к входу

5 контрольного разряда устройства, тактовые входы первого и второго блоков свертки по модулю два подключены к тактовому входу устройства, выход второго элемента НЕ соединен с (п+1)-м информационным входом

0 первого блока свертки по модулю два.

l 3

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем высокой надежности. Цель изобретения - повышение достоверности контроля устройства. Блоки свертки по модулю два 6 и 7 контролируют появление сигналов на выходах контролируемого дешифратора 1, соответствующих его четным и нечетным входным кодам. Выходы блоков 6, 7 поступают на входы узла 11 сжатия, выходы которого являются контрольными выходами 15, 16 устройства. С помощью элемента И 13 и элементов НЕ 8, 14 происходит проверка работы дешифратора 1 путем определения соответствия сигнала на его выходе контрольному разряду входного кода. 3 ил (/ С

4 5

12 -

tf

9

i

пГ

Фиг. 2

//

А

1б

# I

19

ТЬ

20

2421

25

26

15

27

W

J

фиг.З