Устройство для коррекции ошибок внешней памяти Советский патент 1991 года по МПК H03M13/05 

Изобретение относится к вычислительной технике и может быть использовано в контроллерах внешних запоминающих устройств (например оптических дисков) с записью и одновременным считыванием по принципу эхо-контроля, который осуществляется путем проверки степени снижения интенсивности отраженного от поверхности носителя записывающего луча лазера в момент формирования пятна (отверстия) rf регистрирующей среде или считывающего луча сразу же после этого.

$

Цель изобретения - повышение достоверности устройства, быстродействия и эффективности за счет уменьшения потери емкости носителя информации внешней памяти на обходы дефектов поверхности и снижения вероятности возникновения некорректируемых ошибок.

На фиг,1 приведена блок-схема устройства; на фиг.2-5 - соответственно блок буферных регистров, блок анализа числа

ошибок, блок коммутации и блок байтовой и цикловой синхронизации; на фиг.6 и 7 - блок управления; на фиг.8 - структурная схема включения рассматриваемого устройства в контроллер внешней памяти, на фиг.9 - принцип обхода дефектов поверхности; на фиг. 10 - структура сигнала

Устройство содержит счетчик 1 импульсов, блок 2 байтовой и цикловой синхронизации, первый 3 и второй 4 буферные регистры, блок 5 суммирования, блок 6 управления, блок 7 коммутации, блок 8 буферных регистров, бток 9 мажоритарных элементов, первый 10 и второй 11 блоки сравнения, блок 12 анализа числа ошибок и блок 13 шинных формирователей. На фиг.1 обозначены информационные входы 14, вход 15 синхронизации, тактовый вход 16, первые 17 и вторые 18 управляющие входы, информационные входы-выходы 19, третий, четвертый, пятый, шестые и седьмые управляющие входы 20 -24, управляющие выходы 25

сл

с

о о го о

|

Блок 8 буферных регистров (фиг,2) содержит первый - шестнадцатый сдвигающие регистры 26-41 и первый - восемнадцатый коммутаторы 42-59, На фиг.2 обозначены первые и вторые информационные входы 60 и 61, первый и второй тактовые входы 62 и 63, первый - четвертый управляющие входы 64-67, первые - третьи выходы 68-70.

Блок 12 анализа числа ошибок (фиг.З) содержит первый - третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 71-73, первый - шестой элементы И 74-79, элемент 80 сравнения, коммутатор 81 и элемент ИЛИ 82. На фиг.З обозначены первый - четвертый входы 83- 86, первый и второй выходы 87 и 88.

Блок 7 коммутации (фиг.4} содержит первый - четвертый коммутаторы 89-92. На фиг.4 обозначены с первого по шестой информационные входы 93-98, первый и второй управляющие входы 99 и 100 и выходы 101.

Блок 2 байтовой и цикловой синхронизации (фиг.5) содержит первый - третий счетчики 102-104 импульсов, пороговый элемент 105, первый и второй элементы ИЛИ 106 и 107, элемент НЕ 108, первый - третий элементы И 109-111, На фиг.5 обозначены с первого по третий входы 112-114 и с первого по третий выходы 115-117.

Блок 6 управления (фиг.8 и 7) содержит первый и второй коммутаторы 118 и 119, счетчик 120 импульсов, первый и второй буферные регистры 121 и 122, преобразователь 123 кодов, элемент ИЛИ 124, первый - двенадцатый элементы И 125-136. На фиг.6 и7 обозначены первая -третья группы 137- 139 входов, первый - восьмой входы 140- 147, первый - девятый выходы 148-156 и группа выходов 157, позициями 158-160 обозначены внутриблочные соединения (между фиг.6 и 7).

Согласно варианту контроллер (фиг.8) содержит устройство 161, декодер 162 канального кода, блок 163 фазовой автопостройки частоты (синхронизатор), кодер 164 канального кода, накопитель 165, блок 166 сопряжения с ЭВМ, блок 167 сопряжения с накопителем, блок 168 памяти контроллера, центральное устройство 169 управления контроллером и кодек 170 помехоустойчивого кода. На фиг.8 обозначены шина 171 данных контроллера, шина 172 адреса контроллера, шина 173 сигналов контроллера, шина 174 команд контроллера и магистраль 175 ЭВМ.

В результате взаимодействия устройства с контроллером может быть сформирован следующий формат записи поля данных с обходами дефектов (фиг,9), основными форматными полями которого являются; 1)

три типа избыточных маркеров: маркер начала поля данных (МД), маркер ресинхронизации после обхода дефекта-(МДР) и маркер окончательного указателя (МДОУ) достоверной записи координирующих служебных данных (КСД); 2) группа перемеженных символов (ГПС), включающая по одному символу (байту) от каждого из Я кодовых слов помехоустойчивого кода, где Я - степень

0 перемежения; 3) ресинхронизационная вставка (РВ), записываемая на границе между соседними ГПС; 4) избыточная запись адреса AIJ первого байта Bij той j-й ГПС, которая повторно записывается после обхо5 да дефекта.

Ресинхронизационная вставка по длине равна символу (байту, фиг. 10) и представляет собой кодовую комбинацию, запрещенную в канальном коде записи дан0 ных в пределах ГПС.

Форматные поля записей избыточных маркеров МД, МДР, МДОУ одинаковы по структуре и состоят из маркера и предшествующей ему синхронизационной преамбу5 лы О с длиной, равной 9 байт. Последняя предназначена для осуществления начальной самосинхронизации блока фазовой автоподстройки частоты контроллера.

Избыточный маркер, имеющий длину 18

0 байт, состоит из восьми регулярно записанных РВ, после каждой из которых записывается байт служебных данных маркера. Этот байт содержит два поля данных с длинами по 4 бита. В одном из них записывается код

5 расстояния данной РВ до одной и той же точки начала маркируемого поля, а в другом - код признака маркируемого поля (код маркера). Запись кода маркера повторяется после каждой РВ маркера. Избыточ0 ные маркеры МД, МДР и МДОУ отличаются друг от друга только разными значениями указанных кодов маркеров. Кодовые комбинации РВ, входящие в состав маркеров, совпадают с кодовыми комбинациями РВ,

5 записываемых на границах между ГПС.

Служебные данные маркеров и избыточная запись адреса AIJ, длина которой равна восьми байтам, записываются в канальном коде, совпадающем с кодом записи

0 данных в пределах ГПС.

Координирующие служебные данные (КСД) представляют собой последовательность трех элементов: МДР, избыточной записи адреса Aij и МДОУ, записываемых

5 подряд на дорожке носителя после обхода дефекта и предназначенных для высоконадежного выделения и исключения в режиме Чтение обойденных в режиме Запись дефектных участков дорожки.

В режиме Запись в результате эхоконтроля проверяется число ошибок, накоп- ленных в записях каждого маркера, избыточной записи адреса AIJ и в каждом из

Я кодовых слов помехоустойчивого кода. По- роговое допустимое число ошибок в полях каждого маркера или в поле избыточной записи адреса AIJ принято постоянным, равным одной ошибке. Пороговое допустимое число Т ошибок в каждом кодовом слове помехоустойчивого кода может быть установлено разным в режиме настройки устройства от 0 до 7, Оно выбирается в зависимости от исходной частоты ошибок на выходе накопителя и кодового расстояния помехоустойчивого кода, загружается по внешним настроечным входам устройства и может легко изменяться в ходе опытно-экспериментальной проверки устройства в составе контроллера.

Запись форматного поля маркера начала поля данных (МД) повторяется до тех пор, пока число ошибочных байт, обнаруженных в результате эхо-контроля, не снизится до одного или до нуля из 18-ти байт записи маркера (фиг.9). В процессе записи ГПС данных устройство подсчитывает и хранит числа ошибочных байт, накопленных в каждом кодовом слове помехоустойчивого кода. Если устройство обнаружит сбой цикловой синхронизации или превышение порогового числа Т ошибок в каком-либо из Я кодовых слов, или недопустимое количество нескольких подряд ошибочных байт, оно немедленно инициализует обход дефек- тного участка дорожки носителя, который выполняется под управлением контроллера с учетом сигналов, поступающих от устройства.

Длина отрезка дорожки, расходуемая на обход дефектного участка, изменяется в зависимости от длины последнего и конфигурации группы дефектов. Для приближения этих длин друг к другу и повышения надежности выделения КСД из считанной информационной последовательности применяется принцип расширяющейся записи координирующих служебных данных (КСД). Обход дефекта начинается с ревер- с-а значения адреса в буферной памяти контроллера записываемого байта к значению адреса AIJ первого байта BIJ той j-й ГПС, в пределах которой устройство инициализировало обход.

Обход произвольной длины осуществ- ляется контроллером путем повторных записей с эхо-контролем элементов КСД. Вначале выполняются повторные записи первого элемента .КСД (форматного поля МДР) до тех пор, пока число ошибок в записи очередного маркера МДР не снизится до одной ошибки или до нуля (фиг.9). Затем записывается второй элемент КСД - избыточная запись адреса AIJ. Если устройство обнаружит в этой записи второго элемента КСД недопустимое число ошибок (более одного ошибочного байта), контроллер по сигналу устройства вновь осуществляет повторные записи маркера МДР, а после успешной его записи, отмечаемой соответствующим сигналом устройства, записывает второй элемент КСД (Aij), и таким образом записи повторяются до тех пор, пока оба первых элемента КСД:МДР и избыточная запись адреса AIJ не будут записаны подряд с допустимыми уровнями ошибок.

После этого записывается третий элемент КСД - маркер окончательного указателя (МДОУ) достоверной записи КСД (фиг.9). Если устройство обнаружит в записи МДОУ недопустимое число ошибок, контроллер по сигналу устройства вновь осуществляет повторные записи элементов КСД в указанном порядке до тех пор, пока все три элемента КСД:МДР, избыточная запись адреса А и МДОУ, не будут записаны на дорожке подряде допустимыми УРОВНЯМИ ошибок. Затем осуществляется повторная запись ITlCj, запись котррой Ьыла признана дефектной в начале обхода (фиг.9). Если при записи ГПС не возникли сбой цикловой синхронизации или недопустимые числа ошибок, обход дефектного участка считается завершенным, и далее продолжается нормальная последовательность записей следующих ГПС (фиг.9).

Таким образом, устройство во взаимодействии с контроллером позволяет осуществить обход дефектного участка дорожки любой длины и с высокой достоверностью записать координирующие служебные данные (КСД) на последующем бездефектном отрезке дорожки Вероятность возникновения на дорожках оптических носителей информации групп дефектов, аналогичных изображенным на фиг.9, весьма мала и не превышает 10 ...10 на сектор стандартной длины В то же время вероятности поражения стандартных секторов данных короткими дефектами, длины которых не превышают длин записей одного байта или одной ГПС, содержащей Я байт, могут достигать 0,3... 1 в оптических памятях с исходной частотой ошибок 10 4 на бит.

Поэтому потери емкости носителя ин- формации на обходы дефектов в основном определяются минимапьной длиной участка дорожки, которая расходуется на обход короткого дефектя и в данном формате (фиг.9)

остоит из длин ГПС, О, МДР, записи восьи AIJ и МДОУ. Применение данного устройтва позволяет уменьшить ее до 63...72 байт ри степенях перемежения К - ...16 по равнению со 192-мя байтами, необходимыи при использовании прототипа.

Устройство работает следующим обраом.

В режиме Запись блоки 1, 4, 5, 6 и 9 не используются. В режиме Запись данных на носитель информации после расшифровки соответствующей команды контролера блоком 6 управления блок 7 коммутации, блок 8 буферных регистров и блок 13 шинных формирователей с помощью микроопераций блока управления, передаваемых по управляющим входам 99, 100 блока 7, управляющему входу 64 блока 8 и управляющим входам блока 13, подготавливаются к выполнению в устройстве операций по проверке качества записи форматных полей в результате эхо-контроля. При этом входы - выходы 19 блока 13, соединенные с шиной данных контроллера, соединяется с вторыми выходами блока 13, и каждый байт записываемой информации передается на вторые информационные входы 61 блока 8. По микрооперации блока управления 6, передаваемой по входу 64 в блок 8, коммутаторы 18-51 соединяют последовательные входы сдвигающих регистров 34, 36, 38, 40 с входами 61 блока 8, а коммутаторы 13, 45, 47 соединяют последовательные выходы сдвигающих регистров 27, 29, 33, Каждый байт информации, записываемый на носитель, при передаче по шине данных контроллера сопровождается байтовым синхросигналом контроллера, который передается с шины сигналов контроллера в блок 6 по второй группе его входов 138, а затем из блока 6 - на вход 63 блока 8 и управляет в блоке 8 сдвигом информации в сдвигающих регистрах 34-41.

Под управлением этого байтового синхросигнала контроллера записываемый байт параллельно и поразрядно с входов 61 заносится в сдвигающие регистры 34-41, где кратковременно хранится в течение четырех байтовых синхроинтервалов контроллера.

По микрооперациям, передаваемым по входам 99 и 100 в блок 7, последний соединяет первые выходы блока 12 анализа числа ошибок с последовательными входами 60,1-60,3 сдвигающих регистров 26, 28, 32 блока 8 буферных регистров, выход первого блока 10 сравнения - с последовательным входом 60,12 сдвигающего регистра 30 и девятый выход первого регистра 3 из состава его выходов, соединенных с первыми входами 93 блока 7, - с последовательным входом 60,11 сдвигающего регистра 31 блока 8. Сдвигом информации в сдвигающих регистрах 26-33 блока 8 управляет байтовый синхросигнал накопителя, который передается на вход 62 блока 8 через блок 6 с первого выхода 115 блока 2 байтовой и цикловой синхронизации, который синхронизуется тактовым синхросигналом, выде0 ляемым из считанной информационной последовательности блоком 163 фазовой автоподстройки частоты контроллера и передаваемым на вход 113 блока 2 по входу 15 устройства.

5 По каждому байтовому синхросигналу накопителя 165 в сдвигающие регистры 26, 28, 32 блока 8 параллельно и поразрядно загружается код числа ошибок, накопленных в одном из кодовых слов помехоустой0 чивого кода, который формируется в блоке 12, а в сдвигающие регистры 30 и 31 блока 8 - соответственно признак каждого ошибочного считанного байта с выхода блока 10 и признак каждой выделенной декодером

5 канального кода ресинхронизационной вставки (РВ), передаваемый по одному из входов 14 устройства через блоки 3 и 7.

Одновременно с байтовым синхросигналом накопителя каждый байт, считывае0 мый с носителя информации и выделенный из считанной информационной последовательности декодером 162 канального кода контроллера, передается по входам 14 и записывается в первый регистр 3 под уп5 равлением микрооперации блока 6, передаваемой с его выхода 148. Одновременно для синхронизации декодера 162 канального кода байтовый синхросигнал накопителя 165 с первого выхода 115 блока 2 передает0 ся в контроллер через блок 6 по одному из выходов группы 157, соединенной с шиной 173 сигналов контроллера.

Считываемый байт передается с выходов первого регистра 3 на первые входы

5 блока 10, в котором сравнивается с этим же байтом, ранее переданным в накопитель 165 по шине 171 данных контроллера для записи на носителе информации и загруженным в сдвигающие регистры 34-41 бло0 ка 8. Этот байт принимается с выходов коммутаторов 52-59 блока 8 (третьих выходов 70) на вторые входы 70 блока 10. Коммутаторы 52-59 соединяют один из четырех параллельных выходов сдвигающих регист5 ров 34-41 с соответствующими выходами 70 9лока 8. Коммутаторы 52-59 предназначены для компенсации временной задержки между моментами передачи в накопитель 165 записываемого байта и приема этого же считанного байта, с управляющими входами 65,

66 коммутаторов 52-59 (с третьими выходами блока 8) могут быть соединены по одному любому из четырех параллельных выходов сдвигающих регистров 34-41, и тем самым может быть скомпенсирована любая из временных задержек в тракте записи чтения, изменяющаяся в диапазоне от одного до четырех байтовых синхроинтер- валов.

При несовпадении записываемого бай- та и этого же считанного байта на выходе первого блока 10 сравнения образуется признак ошибки в записи данного байта, который передается через блок 7 в блок 8, где записывается в сдвигающий регистр 30, а также передается в блок 12 анализа числа ошибок по первому его входу 83. Одновременно по вторым входам 84 блока 12 передаются сигналы с вторых выходов 69 блока 8, причем по первым трем входам 84 пере- дается с выходов коммутаторов 42, 44, 46 блока 8 код числа ошибок, накопленных в данном кодовом слове помехоустойчивого кода, а по вторым пяти входам 84 блока 12 - с группы параллельных выходов сдвига- ющего регистра 30 блока 8 признаки наличия ошибок в Пяти подряд считанных байтах.

Коммутаторы 42,44,46 блока 8 предназначены для настройки в устройстве двух возможных значений степени перемеже- ния: либо Я 8, либо Я 16. В первом случае коммутаторы 42, 44, 46 соединяют с первыми тремя выходами вторых выходов 69 блока 8 последовательные выходы сдви- гающих регистров 26, 28, 32, а во втором - последовательные выходы сдвигающих регистров 27, 29, 33 блока 8. Указанная предварительная настройка устройства на две разные степени перемежения осуще- ствляется по входу 22 устройства, соединенному с входами 67 коммутаторов 42, 44, 46 блока 8.

С помощью элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 71-73 и элементов И 74 и 75 в блоке 12 признак ошибочного байта, принятый по первому входу 83, увеличивает значение кода числа ошибок на единицу. Увеличенное значение кода числа ошибок в данном кодовом слове помехоустойчивого кода передается с первых выходов 87 блока 12 через блок 7 в блок 8, где параллельно и поразрядно записывается в сдвигающие регистры 26, 28, 32. Аналогично по каждому байтовому синхросигналу корректируются коды чисел ошибок, обнаруженных в каждом из Я кодовых слов, и вновь загружаются в сдвигающие регистры 26, 28, 32, которые представляют собой динамическую память кодов чисел ошибок, накс.членных в Я кодовых словах помехоустойчивого кода. Динамическая память позволяет накапливать до семи ошибок, обнаруженных в каждом кодовом слове. Значение кода числа ошибок передается на первые входы элемента 80 сравнения блока 12 и сравнивается с кодом порогового числа Т+1 ошибок, установленным на вторых входах 85 элемента 80 сравнения. Если число ошибок достигнет установленного порогового числа Т+1, на выходе элемента 80 образуется соответствующий сигнал, который через элемент ИЛИ 82 передается на вход 147 блока 6 управления и далее по одному из выходов 25 устройства - в контроллер для инициализации подпрограммы организации обхода дефекта в поле данных, алгоритм которой описан выше.

Значения пяти младших разрядов сдвигающего регистра 30 блока 8 передаются по вторым выходам 69 блока 8 на вторые пять входов 84 блока 12 и обрабатываются комбинационной схемой, построенной на элементах И 76-79 и коммутаторе 81. В результате настройки устройства по входам 24 коммутатор 81 мОжет соединить один из выходов элементов И 76-79 с вторым входом элемента ИЛИ 82. Тем самым устанавливается одно из четырех допустимых чисел подряд записанных ошибочных байт от двух до пяти. Если в процессе записи с эхо-контролем будут обнаружены ошибки в установленном числе подряд расположенных байт, на выходе коммутатора 81 образуется соответствующий сигнал, который аналогично предыдущему случаю немедленно передается в контроллер для инициализации подпрограммы организации обхода дефекта в поле данных.

Блок 13 управления передает в контроллер сигнал инициализации обхода дефекта в поле данных также при обнаружении сбоя цикловой синхронизации блоком 2 байтовой и цикловой синхронизации. Этот сигнал образуется по признаку сбоя цикловой синхронизации, передаваемому с третьего выхода 117 блока 2 в блок 6 по его входу 143. Указанный признак формируется в блоке 2 при несовпадении по времени моментов появления на входе 112 блока 2 признака РВ, выделенной декодером 162 канального кода, и импульса переполнения циклового счетчика 102.

Повторные записи форматных полей маркеров МД, МДР, МДОУ и группы адреса Aij (фиг.9) инициализуются контроллером непосредственно по признакам ошибочных байт, передаваемым в контроллер с выхода

первого блока 10 сравнения через блок б управления по одному из выходов 25.

В режиме Чтение блоки 10 и 12 устройства не используются. Достоверность и скорость выделения из считанной информационной последовательности маркеров и координирующих служебных данных повышены благодаря параллельной мажоритарной обработке, информации по порогу четыре из семи блоков 9 мажоритарных элементов, состоящим из двенадцати параллельно работающих мажоритарных логических элементов. В режиме Чтение данных на носителе информации после расшифровки соответствующей команды контроллера блоком 6 управления блок 7 коммутации, блок 8 буферных регистров 8 и блок 13 шинных формирователей с помощью микроопераций блока 6, передаваемых по управляющим уходам блоков 7, 8 и 13, подготавливаются к выполнению в устройстве операций высоконадежного быстрого распознавания маркеров или координирующих служебных данных с целью исключения во взаимодействии с контроллером из считанной информационной последовательности дефектных участков, обойденных в режиме Запись.

Например, контроллер после считывания идентификатора сектора и его идентификации передает в блок 6 управления устройства по шине 173 сигналов и первым управляющим входам 17 устройства соответствующий сигнал о необходимости подготовки устройства к выделению и распознаванию начального маркера данных МД (фиг.9), По этому сигналу блок 6 образует соответствующие микрооперации,передаваемые по его управляющим выходам 148-155 для приема и,мажоритарной обработки ресин- хронизационных вставок (РВ) и служебных данных маркера. По микрооперации блока

6,передаваемой по управляющему входу 64 блока 8, коммутаторы 43, 45, 47-51 подсоединяют входы 60.4-60.6 блока 8 и последовательные выходы сдвигающих регистров 35, 37, 39, 41 соответственно к последовательным входам сдвигающих регистров 27, 29, 33, 34, 36, 38, 40. По этому же сигналу контроллера блок 6 передает в блок 7 по его управляющим входам 99 и 100 такие микрооперации, по которым блок коммутации 7 соединяет выходы блока 5 суммирования с входами 60.12, 60.6, 60.5, 60.4 блока 8, вторые выходы регистра 4 - с входами 60.1 - 60.3 блока 8, выходы первого регистра 3-е входами 60.7-60.10 блока 8, девятый выход первого регистра 3 из состава его выходов, соединенных с первыми входами 93 блока

7,с входом 60,11 блока 8.

Одновременно блок 6 передает в блок 13 по его управляющим входам микрооперации, запрещающие выборку интегральной схемы шинного формирователя 13 и тем самым отличающие высоким импедансом его выходы 19 от шины 171 данных контроллера. Причем, во время распознавания любого из маркеров МД, МДР или МДОУ (фиг.9) блок 6 управления до образования в нем

0 цикловой отметки маркера передает на свои выходы 148, 151, 152 только по одному импульсу байтового синхросигнала накопителя после каждой из выделенных ресинхро низационных вставок (РВ). Внача5 ле этот импульс через восемь синхротактов накопителя 165 после появления признака РВ на входе 144 блока 6 передается на выход 148 блока 6, а затем после задержки, равной четырем синхротактам, - на выходы

0 151 и 152 блока 6. По первому импульсу в регистры 3 и 4 загружаются соответственно считанный байт служебной информации, сопровождающий каждую РВ маркера, и содержимое счетчика 1. По второму импульсу,

5 передаваемому по входам 151 и 152 в блок 8, в четыре группы сдвигающих регистров: 26, 28, 32; 30, 33, 29, 27; 35 и 34, 37 и 36, 39 и 38, 41 и 40; 31 блока 8 параллельно и поразрядно загружаются через блок 7 соот0 ветственно младшие разряды содержимого второго регистра 4 с его вторых выходов; четырехразрядный результат сложения содержимых старших четырех разрядов регистров 3 и 4, образуемый на выходе блока 5;

5 четырехразрядный код признака маркируемого поля (код маркера), являющийся младшими четырьмя разрядами содержимого первого регистра 3; признак РВ с девятого выхода регистра 3. Аналогично осуществля0 ется запись информации в указанные группы сдвигающих регистров блока 8 по каждой выделенной РВ.

К моменту окончания считывания с носителя информации поля маркера в каждом

5 из указанных регистров блока 8 накапливаются по одному разряду кодов служебных данных, сопровождавших каждую выделенную РВ, а в регистре 31 формируется в унитарном коде число выделенных РВ. Причем,

0 ъ сдвигающие регистры 26, 28, 32, 30, 33, 29, 27 блока 8 параллельно и поразрядно по каждой выделенной РВ загружались суммы содержимого счетчика 1 и кода расстояния данной РВ, выделенного из байта сопро5 вождавших ее служебных данных.

В режиме Чтение пары четырехразрядных сдвигающих регистров 35, и 34, 37 и 36, 39 и 38, 41 и 40 с помощью коммутаторов 48-51 объединяются в четыре восьмиразрядных регистра, и тем самым в режиме

Чтение блок 8 содержит двенадцать восьмиразрядных регистров 26-33, 35 и 34, 37 и 36, 39 и 38, 41 и 40.

Мажоритарные элементы блока 9 обрабатывают содержимое каждого из двенад- 5 цати регистров блока 8 в отдельности и по порогу четыре из семи образуют на выходах блока 9 наиболее подходящие по болишин- ству значения двоичных разрядов двенадцатиразрядного кода. По первым семи 10 выходам блока 9 на вторые входы второго блока 11 сравнения передается семиразрядный код наиболее правдоподобного значения содержимого счетчика 1 с прибав- ленным в старших четырех его разрядах ко- 15 дом расстояния РВ, выделеной при считывании маркера МД. Коды расстояний РВ, записываемые на носитель в составе байтов служебных данных вслед за каждой РВ, выбираются таким образом, чтобы по- 20 еле их прибавления блоком 5 суммирования к старшим четырем разрядам содержимого счетчика 1, считываемых с него в разные моменты обнаружения каждой из РВ, образовывалось одно и то же семиразрядное 25 число. Это число должно совпасть с содержимым счетчика 1 в момент времени, соответствующий считыванию с носителя начальной точки маркируемого поля, так как прибавляемые коды расстояний каждой из 30 РВ маркера соответствуют их расстояниям до этой же точки, В момент их совпадения соответствующий сигнал передается с выхода второго блока 11 сравнения в блок б управления по его входу 145. Одновре- 35 менно по последним пяти выходам блока 9 в блок 6 управления по группе входов 137 передаются четырехразрядный код маркера и бит признака считывания маркерного поля, которые мажоритарно выделяются в 40 блоке 9 соответственно из содержимых ре- , гистров 35 и 34, 37 и 36, 39 и 38, 41 и 40 и регистра 29.

Бит признака считывания поля маркера образуется, если в регистре 29 накопится 45 четыре или более единицы, являющиеся, как описано выше, признаками обнару- женных РВ. На основании этого бита признака блок 6 управления разрешает передачу со своего выхода 1Б6 на третий 50 вход 114 блока 2 сигнала совпадения, при- пятого с выхода блока 11. Тем самым образуется первая цикловая отметка маркера, по которой в блоке 2 запускаются байтовый и цикловый счетчики 103 и 102, импульсы 55 переполнений которых передаются на первый и второй выходы 115 и 116 блока 2, а затем на входы 141 и 142 блока 6 в качестве байтовых и цикловых синхросигналов накопителя. По коду маркера, принятому в блок 6 по его группе 137 входов, блок 6 управления определяет, какое поле следует за этим маркером.

В рассматриваемом примере за МД следует запись данных и, следовательно, определяется начало данных НД (фиг.9). Одновременно блок 6 образует соответствующий сигнал НД, который передается в контроллер по выходам 25, а далее по шине 173 сигналов контроллера. После этого последний организует прием в свою буферную память считываемых байтов данных, передаваемых на шину данных декодером 162 канального кода. Блок 6 управления устройства автоматически переводится в режим ожидания следующего маркера, который будет выделен по группе восьми ре- синхронизационных вставок (РВ), расположенных на расстоянии друг от друга равном 1 байту. Редкие РВ, считываемые на границах между ГПС (фиг.9), не будут инициализировать образования в блоке 6 очередной ложной цикловой отметки маркера, так как они расположены на расстоянии друг от друга, равном А байт и составляющем 8 или 16 байт. В этом случае в сдвигающем регистре 29 блока 8 практически всегда будет присутствовать только одна единица признака выделенной РВ, а появление на отрезке данных ГПС длиной Я байт еще трех ложных РВ маловероятно

Если после этого в режиме Чтение устройство выделит маркер из считываемой информационной последовательности, то блок 6 управления определяет по мажоритарно выделенному коду этого маркера, какое поле записи следует за этим маркером. Если код маркера указывает, что это маркер ресинхронизации МДР (фиг.9), то блок 6 осуществляет быструю подготовку устройства к приему и мажоритарной обработке группы избыточно записанного с повторением 8 раз адреса Aij первого байта Bij обойденной в режиме Запись ГПС (фиг.9).

В этом случае блоки 1 4, 5, 10-12 устройства не используются, а блок 6 управления соединяет свой вход 141 с выходами 148, 151, 152, передавая тем самым в блоки 3 и 8 байтовый синхросигнал накопителя 165 на управление приемом считанного байта в блок 3 и сдвигом информации во всех регистрах 26-41 блока 8 На управляющие входы 99, 101 блока 7 коммутации блок 6 передает такие микрооперации, по которым блок 7 соединяет все выходы первого регистра 3 соответственно с входами 60.12, 604-60 10 блока 8

По микрооперации блока 6, передаваемой по входу 64 блока 8, в блоке 8 выполняются такие же коммутации, как и в предыдущем случае при обработке маркера.

На управляющие входы блока 13 передаются блоком 6 микрооперации, по которым входы блока 13, соединенные с выходами блока 9, соединяются с выходами 19, которые соединены с шиной 171 данных контроллера. Одновременно блок 6 управления передает в контроллер по выходам 25 сигнал о выделении маркера ресинхронизации МДР.

Контроллер по этому сигналу подготавливает канал для приема с шины данных значения выделенного адреса Aij и загрузки его в свой буферный регистр.

Затем в течение восьми тактов по каждому байтовому синхросигналу накопиталя каждый считанный байт параллельно и по- рязрядно загружается в восемь сдвигающих регистров 30, 27, 29, 33, 35 и 34, 37 и 36, 39 и 38, 41 и 40 блока 8, После приема восьми байт они подвергаются порязрядной мажоритарной обработке в блоке 9, а выделенное наиболее правдоподобное значение этого байта передается через блок 13 на шину 171 данных и далее - в буферный регистр контроллера, в который он принимается по цикловому синхросигналу накопителя.

Сразу же по окончании циклового синхросигнала блок 6 управления автоматически переводится в режим ожидания следующего маркера. Если следующий маркер в соответствии с мажоритарно выделенным кодом его признака окажется маркером окончательного указателя МДОУ (фиг.9), блок 6 управления вновь автоматически переводится в режим ожидания очередного маркера и направляет в контроллер соответствующий сигнал о выделении МДОУ, по которому контроллер перегружает выделенное ранее значение адреса AIJ из своего буферного регистра в регистр адреса буферной памяти и подготавливается к приему с шины данных контроллера байтов данных для записи их в буферную память, начиная с адреса AIJ. Тем самым все дефектные данные, принятые в буферную память при считывании, начиная с адреса AIJ и до обнаружения маркера ресинхронизации МДР (фиг.9), будут замещены более достоверными данными, повторно записанными на носителе после МДОУ ранее в режиме Запись.

Достоверность исключения дефектных данных в режиме Чтение повышена благодаря введению специального маркера окончательного указателя МДОУ и передачи выделенного предварительного значения

адреса AIJ в регистр адреса буферной па мяти контроллера только после достоверного выделения и распознавания маркера МДОУ.

Высокая степень достоверности выделения в режиме Чтение координирующих служебных данных (КСД): МДР, адреса AIJ и МДОУ обеспечивается тем, что в режиме Запись выполняется их повторная за0 пись с эхо-контролем до тех пор, пока они не будут записаны безошибочно или с минимумом допустимых ошибок (не более одной ошибки в каждом из названных элементов КСД).

5 В зависимости от порогового числа ошибок Т+1, код которого задается по настроечным входам 23 устройства, изменяется вероятность и частота инициализации обходов дефектов носителя в пределах поля

0 данных сектора. Например, при Т 2 обходы дефектов в поле данных сектора начнутся только после того, как хотя бы в одном из А кодовых слов помехоустойчивого кода, входящих в состав сектора, в режи5 ме Запись с эхо-контролем накопится Т+1 3 ошибки. Так как вероятность возникновения в секторе длиной 512 байт более чем двух ошибок, при исходной частоте ошибок в оптической памяти 10 3 на бит равна 0,15,

0 а длина участка дорожки, расходуемая на один обход дефекта, снижена благодаря применению предлагаемого устройства до 63.. 72 байт, то потери емкости носителя информации на обходы не превысят 3%. В

5 то же время, при тех же исходных данных в случае применения известного устройства потери емкости носителя на обходы дефектов достигают 63%. Это объясняется тем, что известное устройство инициализирует

0 обходы по первой же обнаруженной ошибке, вероятность возникновения которой при указанных условиях приближается к единице.

Кроме того, положительным эффектом

5 от применения данного устройства является то, что даже после одного обхода дефекта вероятность возникновения дополнительных ошибок в отрезках дорожки, оставляемых для записи данных, существенно

0 уменьшается до 5,6- 10 на бит по сравнению с исходной частотой ошибок, равной 10 на бит. После выполнения двух обходов дефектов указанная вероятность остаточных ошибок уменьшается до 6, на бит.

5 Это позволяет снизить требования к кодовому расстоянию помехоустойчивого кода. С учетом двух ошибок, оставляемых в каждом кодовом слове до начала обходов дефектов, достаточно ввести запас, равный

двум корректируемым ошибкам, чтобы снизить вероятность возникновения некорректируемых ошибок до бит. Следовательно, применение устройства позволяет достичь требуемого уровня достоверности считываемых данных при кодовом расстоянии помехоустойчивого кода, равном девяти, даже если частота ошибок оптической памяти повысится до 10 на бит. Без применения данного устройства для достижения такой достоверности считываемых данных потребовался бы в этих условиях помехоустойчивый код с кодовым расстоянием более семнадцами.

Кроме того, устройство существенно повышает надежность выделения и распознавания маркеров и снижает вероятность возникновения сбоев синхронизации на отрезках дорожек, оставленных для записи данных. Тем самым существенно повышается вероятность нахождения границ символов и кодовых слов помехоустойчивого кода, без чего невозможна достоверная коррекция ошибок при любых значениях его кодового расстояния.

Таким образом, устройство повышает достоверность коррекции ошибок, увеличивает скорость реакции контроллера на необ- ходимость инициализации обходов дефектов в процессе записи данных, уменьшает потери емкости носителя информации на обходы дефектов и вероятность возникновения некорректируемых ошибок.

Формула изобретения 1. Устройство для коррекции ошибок внешней памяти, содержащее первый буферный регистр, информационные входы которого являются информационными входами устройства, а выходы соединены с первыми входами первого блока сравнения, второй буферный регистр, блок управления, первый вход которого является входом синхронизации устройства, блок байтовой и цикловой синхронизации, первый вход которого является тактовым входом устройств ва, первый и второй выходы блока байтовой и цикловой синхронизации подключены соответственно к второму и третьему входам блока управления, отличающееся тем, что, с целью повышения досторерности устройства, быстродействия и эффективности за счет уменьшения потери емкости носителя информации внешней памяти на обходы дефектов поверхности и снижения вероятности возникновения некорректируемых ошибок, в устройство введены счетчик импульсов, второй блок сравнения, блок суммирования, блок буферных регистров, блок мажоритарных элементов, блок анализа

числа ошибок, блок шинных формировате лей и блок коммутации, первые информационные входы которого объединены с первыми входами блока суммирования и 5 подключены к выходам первого буферного регистра, выходы блока суммирования соединены с вторыми информационными входами блока коммутации, вход счетчика импульсов объединен с вторым входом бло10 ка байтовой и цикловой синхронизации и подключен к входу синхронизации устройства, выходы счетчика импульсов соединены с первыми входами второго блока сравнения и информационными входами вто5 рого буферного регистра, первые и вторые выходы которого подключены соответственно к вторым входам блока суммирования и третьим информационным входам блока коммутации, выходы которого соединены с

0 первыми информационными входами блока буферных регистров, первые выходы которого подключены к входам блока мажоритарных элементов, первые выходы которого соединены с вторыми входами второго бло5 ка сравнения и первыми информационными входами блока шинных формирователей, первые и вторые выходы которого подключены соответственно к четвертым информационным входам блока коммутации и

0 вторым информационным входам блока буферных регистров, вторые выходы блока ма- жоритарных элементов соединены с вторыми информационными входами блока шинных формирователей и первой груп5 пой входов блока управления, первый - девятый выходы которого подключены соответственно к объединенным тактовым входам первого и второго буферных регистров, первому и второму управляющим

0 входам блока коммутации, первому и второму тактовым и первому и второму управляющим входам блока шинных формирователей и третьему входу блока байтовой и цикловой синхронизации, тре5 тий выход которого соединен с четвертым входом блока управления, пятый вход которого подключен к тактовому входу устройства, выход второго блока сравнения соединен с шестым входом блока управ0 ления, вторая и третья группы входов и группа выходов которого являются соответственно первыми и вторыми управляющими входами и управляющими выходами устройства, третьи информационные входы-выхо5 ды блока шинных формирователей являются одноименными входами-выходами устройства, выход первого блока сравнения подключен к пятому информационному входу блока коммутации, седьмому входу блока управления и первому входу блока

анализа числа ошибок, первые и второй выходы которого соединены соответственно с шестыми информационными входами блока коммутации и восьмым входом блока управления, вторые и третьи выходы блока буферных регистров подключены к вторым входам соответственно блока анализа числа ошибок и первого блока сравнения, второй - четвертый управляющие входы блока буферных регистров, третьи и четвертые входы блока анализа числа ошибок являются соответственно третьим - пятым, шестыми и седьмыми управляющими входами устройства.

2, Устройство поп.1,отличающее- с я тем, что блок буферных регистров содержит первый - шестнадцатый сдвигающие регистры и первый - восемнадцатый коммутаторы, информационные входы первого, третьего и седьмого двигающих регистров, первые информационные, входы второго, четвертого, шестого - десятого коммутаторов и информационные входы шестого и пятого сдвигающих регистров являются первыми информационными входами блока, информационные входы десятого, двенадцатого, четырнадцатого и шестнадцатого сдвигающих регистров являются вторыми информационными входами блока, тактовые входы первого - восьмого и девятого - шестнадцатого сдвигающих регистров соответственно объединены и являются первым и вторым тактовыми входами блока, управляющие входы второго, четвертого, шестого - десятого коммутаторов, управляющие входы первого, третьего и пятого коммутаторов, первые и вторые управляющие входы одиннадцатого - восемнадцатого коммутаторов соответственно объединены и являются первым - четвертым управляющими входами блока, параллельные выходы первого - шестнадцатого сдвигающих регистров являются первыми выходами блока, последовательные выходы первого, третьего и седьмого сдвигающих регистров подключены к первым информационным входам соответственно первого, третьего и пятого коммутаторов и вторым информационным входам соответственно второго, четвертого и шестого коммутаторов, выходы которых соединены с информационными входами соответственно второго, четвертого и восьмого сдвигающих регистров, последовательные выходы которых подключены к вторым информационным входам соответственно первого, третьего и пятого коммутаторов, выходы которых и группа выходов пятого сдвигающего регистра являются вторыми выходами блока, последовательные выходы десятого, двенадцатого, четырнадцатого и шестнадцатого сдвигающих регистров соединены с вторыми информационными входами соответственно седьмого - десятого коммутаторов, выходы которых подключены к инфор- мационным входам соответственно девятого, одиннадцатого, тринадцатого и пятнадцатого сдвигающих регистров, информационные входы одиннадцатого - во0 семнадцатого коммутаторов подключены к параллельным выходам соответственно девятого - шестнадцатого сдвигающих регистров, выходы одиннадцатого - восемнадцатого коммутаторов являются третьими

5 выходами блока.

3. Устройство по п.1, о т л и ч а ю щ е е- с я тем, что блок анализа числа ошибок содержит первый - третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый - шестой э ле0 менты И, элемент сравнения, элемент ИЛИ и коммутатор,- первые входы второго элемента И и третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ объединены и являются первым входом блока, первый вход первого элемен5 та ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные первые входы первого элемента И и второго-элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные вторые входы второго элемента И и третьего элемента ИСКЛЮЧАЮЩЕЕ

0 ИЛИ, первый и второй входы третьего элемента И, первые входы четвертого - шестого элементов И являются вторыми входами блока, выход первого элемента И соединен с вторым входом первого эле5 мента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента И подключен к вторым входам первого элемента И и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого - третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

0 соединены с первыми входами элемента сравнения и являются первыми выходами блока, вторые входы элемента сравнения и управляющие входы коммутатора являются соответственно третьими и четвертыми

5 входами блока, выходы третьего - пятого элементов И подключены к вторым входам соответственно четвертого - шестого элементов И и первому - третьему информационным входам коммутатора, выход

0 шестого элемента И соединен с четвертым информационным входом коммутатора, выход которого и выход элемента сравнения подключены к входам элемента ИЛИ, выход которого является вторым выходом

5 блока.

4. Устройство поп.1,отличающее- с я тем, что блок коммутации содержит первый - четвертый коммутаторы, управляющие входы первого и четвертого и первый управляющий вход третьего коммутаторов

объединены и являются первым управляющим входом блока, первый - пятый разряды первый информационных входов первого коммутатора, первый - третий разряды первых информационных входов второго ком- мутатора и третий разряд информационных входов третьего коммутатора являются первыми информационными входами блока, первый - третий разряды вторых информационных входов второго коммутатора и чет- вертый разряд информационных входов третьего коммутатора являются вторыми информационными входами блока, первый - третий разряды первых информационных входов четвертого коммутатора, первый - пятый разряды вторых информационных входов первого коммутатора, первый разряд информационных входов третьего коммутатора и первый - третий разряды вторых информационных входов четвертого комму- татора являются соответственно третьими - шестыми информационными входами блока, первый - третий выходы четвертого и второго, первый - пятый выходы первого и выход третьего коммутаторов являются вы- ходами блока.

5. Устройство по п. 1, о т л и ч а ю щ е е- с я тем, что блок байтовой и цикловой синхронизации содержит первый - третий элементы И, первый и второй элементы ИЛИ, элемент НЕ, пороговый элемент и первый - третий счетчики импульсов, тактовые входы и первые входы обнуления которых соответ- стбенно объединены и являются первым и вторым входами блока, выход пятого разря- да первого счетчика импульсов является первым выходом блока, ВЫХОА восьмого разряда первого счетчика импульсов соединен с первыми входами порогового элемента и второго элемента И, выход которого подключен к первому входу первого элемента ИЛИ, выходы восьмых разрядов второго и третьего счетчиков импульсов соединены соответственно с вторым и третьим входами порогового элемен- та, выход которого подключен к первому входу первого элемента И и является вторым выходом блока, выход первого элемента И соединен с вторым входом обнуления третьего счетчика импульсов, вторым входом первого и первым входом второго элементов ИЛИ и входом элемента НЕ, выход которого подключен к первому входу третьего элемента И, выход которого соединен с первым входом вто- рого элемента ИЛИ, вторым входом второго элемента И и является третьим выходом блока, выходы первого и второго элементов ИЛИ подключены к вторым входам обнуления соответственно второго и первого счетчиков импульсов, вторые входы первого и третьего элементов И объединены и являются третьим входом блока.

6. Устройство по п. 1, о т л и ч а ю щ е е- с я тем. что блок управления содержит первый и второй коммутаторы, первый и второй буферные регистры, счетчик импульсов, преобразователь кодов, элемент ИЛИ и первый - двенадцатый элементы И, первый разряд информационных входов первого коммутатора объединен с первым входом одиннадцатого элемента И и является первым входом блока, шестой - восьмой разряды информационных входов второго коммутатора объединены с первыми входами соответственно восьмого и девятого элементов И и элемента ИЛИ и являются вторым - четвертым входами блока, пятый разряд информационных входов второго коммутатора является пятым входом блока, девятый - одиннадцатый разряды информационных входов второго коммутатора объединены соответственно с первыми входами десятого и двенадцатого элементов И, первым входом шестого элемента И и вторым входом элемента ИЛИ и являются шестым - восьмым входами блока, двенадцатый - шестнадцатый разряды информационных входов второго коммутатора объединены с первыми входами соответственно первого четвертого и объединенными первым входом пятого и вторым входом двенадцато; о элементов И и являются первой группой входов блокз. второй разряд информационных входов первого коммутатора, объединенные первый разряд информационных входов второго коммутатора и тактовый вход первого буферного регистра, второй четвертый разряды информационных входов втссюго коммутатора являются второй группой входов блока, первый разряд информационных входов первого буферного регистра и объединенные второй разряд информационных входов первого буферного регистра и управляющий вход первого коммутатора являются третьей группой входов блока, выход первого коммутатора соединен с входом разрешения счета счетчика импульсов и тактовым входом второго буферного регистра, первый - восьмой выходы которого являются одноименными выходами блока, выход второго коммутатора подключен к счетному входу счетчика импульсов, первый и второй выходы первого буферного регистра и первый - седьмой выходы счетчика импульсов соединены с входами преобразователя кодов первый двадцать пятый выходы которого подключи ь: к одноименным информационным вхслам второго

буферного регистра, девятый выход которого и выходы первого - одиннадцатого элементов И являются группой выходов, блока, выход элемента ИЛИ соединен с первым входом седьмого элемента И, десятый - двенадцатый выходы второго буферного регистра подключены соответственно к вто- оым входам первого - четвертого элементов И, вторым входам пятою - одиннадцатого

0

элементов И и третьему входу двенадцатого элемента И, выход которого является девятым выходом блока, тринадцатый - двадцать пятый выходы второго буферного регистра соединены соответственно с первым т четвертым управляющими и разрешающим входами второго коммутатора, входом разрешения записи и первым - седьмым установочными входами счетчика импульсов.

Изобретение относится к вычислительной технике. Его использование в контроллерах внешних запоминающих устройств (оптических дисков) с эхо-контролем записи позволяет повысить достоверность устройства, повысить его быстродействие и эффективность за счет уменьшения потери емкости носителя информации внешней памяти на обходы дефектов поверхности и снижения вероятности возникновения некорректируемых ошибок. Для этого в устройстве применяется принцип расширяющейся записи координирующих служебных данных (КСД). При этом осуществляется обход дефектного участка дорожки, имеющего любую длину, за которым с высокой достоверностью записываются КСД. 5 з.п. ф-лы, 10 ил.

Ш

251Г/7 Ш8

Фиг.1

о

CM

to to

Щцг А

Ш

W3 1W

1f1

142 159

ns

140Фиг. 8

У 157

Риг.7

//

t/

о см cc

1C

SdVtt

.

h

.0,

,0,

Ii Q11 n liiQn и n i

HbuJ 3UJ 3d

Illllll

11111 ит 111111

mi

fiOVWOldVH

/V

6dVU

.0.

LtiVU

9dVH

SdVu

td7U

1

//i

4

IIMIMI j IIIIIM

3UJ

Z3UJ n 13UJ 9d3d

VH

I. }/w шхэйэд

Риг Ю