Цифровой фильтр Советский патент 1991 года по МПК H03H17/06 H03M3/04 

Изобретение относится к вычислительной технике, является усовершенствованием изобретения по авт. св. № 1568213 и может быть использовано, например, в системах обработки изображений для идентификации сигналов по их корреляционным и спектральным характеристикам.

Цель изобретения - расширение функциональных возможностей за счет определения соответствия двух входных сигналов на интервале реализации с точностью до заданного расстояния между ними.

Функциональная схема цифрового фильтра приведена на чертеже.

Цифровой фильтр содержит мультиплексор 1, блок 2 центрирования, счетчик 3 интервала реализации, счетный триггер 4, первый К-й вычислительные блоки 5 (К 3), (К + 1}-й - (2К)-й вычислительные блоки б и элемент И 7. Первый - К-й вычислительные блоки содержат компаратор 8 нуля, многоуровневый дельта-модулятор 9, входной буферный регистр 10, вычитатель 11, первый и второй выделители 12,13 переднего фронта, выделитель 14 заднего фронта, элемент ИЛИ 15, счетчик 16 импульсов и выходной

буферный регистр 17,выходы 18 (К+1)-й - (2К)-й вычислительные блоки 6 содержат первый и второй вычитатели 19,20, буферный регистр 21, выделитель 22 модуля и элемент 23 сравнения, входы 24 сравнения, выходы 25. первый и второй информационные входы 26,27 фильтра, тактовый вход 28 и чыход29 индикации фильтра

Многоуровневый дельта-модулятор 9 во втором вычислительном блоке 5 2 имеет нечетное число уровней квантования, т.е. квантовую характеристику с центральным подавлением слабых сигналов.

Цифровой фильтр работает следующим образом.

Входные аналоговые сигналы xi(t) и Х2 (t), поступающие на входы 26 и 27, за время, равное двум i последовательным интервалам реализации ©, подвергаются следующей обработке, Пусть в первом интервале реализации 0, длина которого определяется частотой дискретизации Т 1 и коэффициентом деления счетчика 3, через мультиплексор 1 на вход блока 2 центрирования поступает входной сигнал xi(t) При помощи блока 2 центрирования из сигнала

Ё

О

о ел

о

OJ

ю

xi(t) удаляется постоянная составляющая и одновременно производится коррекция спектра сигнала с подчеркиванием и подавлением отдельных полос частот. В каждом блоке 5.I (I 1) за время первого интервала реализации ©i производится определение числа нулей 1-го порядка DI входного центрированного сигнала: в первом блоке 5.1 - число Dr пересечений сигналом xi(t) нулевого уровня, во втором блоке 5.2 - число 02 пересечений производной сигнала xi(t) нулевого уровня, в третьем блоке 3.3 - число Оз 1 пересечений второй производной сигнала xi(t) нулевого уровня и т.д. В конце интервала реализации ©i значения D/1 записываются в выходные буферные регистры 17 блоков 5 и поступают на соответствующие выходы 18.1.

В следующем интервале реализации ©2( ©2 ©1 )через мультиплексор 1 на вход блока 2 центрирования поступает второй входной сигнал X2(t), который в этом интервале реализации обрабатывается аналогично сигналу xi(t) в предыдущем интервале времени ©i . В результате в конце этого интервала реализации на выходах 18.1 фиксируются значения числа нулей 1-го поряд --; DI входного центрированного сигнала

X2(t).

В вычислительных блоках 6.1 (i К) производится обработка последовательностей числа нулей: определяется скорость роста нулей как функции от их порядка AQ(S)D,(S),

K

для первого и второго сигналов (S - 1,2) и сравнение разности скоростей роста 1-го по- рядка сигналов i(t),X2(t),

I ADr1 - ДОЛ2 I с доверительным интервалом д DI для соответствующей скорости. Скорость роста числа нулей первого порядка равна числу нулей первого порядка

ДО, (s) Di (5),таккакО-1(8) 0.

Таким образом, если выполняется условие 6 D AD|(1) -AD|(2) i , т.е. расстояние между входными сигналами, определяемое последовательностью разностей скоростей роста числа нулей соответствующих порядков указанных сигналов, меньше доверительного значения (для соответствующей скорости), на выходах 25.I блоков формируются значения логической единицы, в противном случае - сигнал логического нуля.

Поэтому в конце каждого интервала реализации ©при выполнении условия

) -AD((2) I

(D

0

5

0

5

0

5

0

5

.0

5

для всех I К и наличии импульса со счетчика 3 на выходе элемента И 7, являющемся выходом 29 индикации фильтра, формируется сигнал логической единицы, сигнализирующий о совпадении сигналов xi(t) и X2(t) с точностью до заданного расстояния DI} на интервалах реализации ©i и ©2 .В следующих интервалах реализации работа фильтра повторяется - в четных интервалах сравниваются скорости роста числа нулей сигналов xi(t) и X2(t), а в нечетных - X2(t) и xi(t) на двух предыдущих интервалах реализации.

Рассмотрим работу цифрового фильтра более подробно.

Пусть в первом интервале реализации ©учетный триггер 4 находится в единичном состоянии, Тогда сигнал с его выхода, поступающий на управляющий вход мультиплексора 1, разрешает прохождение входного аналогового сигнала xi(t) на вход блока 2 центрирования. При помощи блоков 5.1-5.К производится определение числа нулей первого - К-го порядков сигнала xi(t) следующим образом.

С входа 28 на тактовый вход счетчика 3 поступает непрерывная последовательность импульсов, частота Т которых определяется частотой дискретизации входного сигнала при дельта-модуляции и соответствует отсутствию перегрузки по крутизне центрированного входного сигнала с выхода блока 2. За время интервала реализации ©в первом блоке 5.1 при помощи компаратора 8 и счетчика 16 производиться подсчет пересечений входным центрированным сигналом нулевого уровня (из плюса в минус и из минуса в плюс). В конце интервала реализации 0 по переднему фронту импульса с выхода переполнения счетчика 3 содержимое счетчика 16 записывается в регистр 17, а счетчик 16 обнуляется, т.е. подготавливается к следующему циклу накопления. Таким образом, на выходах регистра 17 блока 5.1 формируется число нулей Dv1 первого порядка центрированного входного сигнала, которое сохраняется на этих выходах в течение следующего интервала реализации.

Во втором блоке 5.2 центрированный входной сигнал с блока 2 подвергается дискретизации и квантованию с частотой Т при помощи дельта-модулятора 9, на выходах которого формируются знак и абсолютное значение приращения входного сигнала по правилу

Pj(x) Ej;x) ENT( -1-0.5),

гдеРт вания;

,Mчисленное значение шага квантоЕ-Мт- - его знак;

Хт Хт - отсчет входного сигнала и оценки его в моменты дискретизации;

EIMTM - целая часть величины ();

Змин - минимальный ненулевой шаг квантования.

Использование дельта-модулятора 9 с нечетным числом уровней квантования приводит при постоянном значении входного центрированного сигнала к формированию последовательности значений {Рт™} {0} и не приводит к изменению шага квантования

Последовательность { Рт } является последовательностью, соответствующей первой разности дискретизированного и квантованного центрированного входных сигналов, т.е.аппроксимирует первую производную указанного сигнала. Поэтому изменение знака и последовательности {Рт } соответствует изменению знака производной и подсчитывается (из минуса в плюс и из плюса в минус) за интервал лизации ©счетчиком 16. В конце интервала реализации 0 по переднему фронту импульса с выхода переполнения счетчика 3 накопленное в счетчике 16 значение записывается в регистр 17, а счетчик 16 обнуляется, чем подготавливается к следующему периоду накопления. Таким образом, на выходах регистра 17 блока 5.2 формируется число нулей Da второго порядка, которое сохраняется на этих выходах в течение следующего интервала реализации,

Формирование числа нулей более высоких порядков рассмотрим на примере блока 5.I (I 2: 3). Последовательность значений {Рт }, поступающая с выходов блока 5.2, стробируется в регистре 10, в результате чего за период дискретизации Т на входах и выходах этого регистра 10 присутствуют значения Рт и Рт-/ поступающие на входы вычитателя 11. Вычитатель 11 осуществляет вычитание значения Pm-r из значения Рт т.е. формирует разностную операцию

Р

т

(Х)

Рт-1

(X)

которая для соответствует формированию второй разности дискретизированного и квантованного центрированного входного сигнала. Изменение знака {Vxm} (из минуса в плюс и из плюса в минус) подсчитывается

5

счетчиком 16 за интервал реализации ©и записывается по сигналу с выхода переполнения счетчика 2 в конце интервала реализации в регистр 17, а счетчик 16 обнуляется, чем подготавливается к новому циклу накопления.

Блоки 5.I (I 3) работают аналогично, формируя разностную операцию

0

5

0

5

0

5

0

5

0

-1.

7(2Xm) +Ј2Xm-p2Xm-1

Aff| I 1Ч/ V Mlу -411 I.

и подсчитывая изменение знака сигнала {7 Хт} за интервал реализации ©, Поэтому на выходах регистра 17 блока 5.1, (I - 1,К) (выходах 18.1-18.К) формируется число нулей 1-го порядка DI, которое сохраняется на этих выходах в течение следующего интервала реализации.

В конце интервала реализации @i по импульсу с выхода переполнения счетчика 3 триггер 4 переключается в нулевое состояние и сигнал с его выхода, поступающий на управляющий вход мультиплексора 1. переводит последний в положение, при котором на вход блока 2 центрирования поступает второй аналоговый сигнал X2(t). Поэтому в этом интервале реализации 02 при помощи блоков 5.1-5.К производится определение числа нулей первого - К-го порядков {D/2 }

(} 1.К), соответствующих центрированному входному сигналу xz(t).

В следующем интервале реализации в блоках 5.1 (1 1.К) повторяется обработка входного аналогового сигнала xi(t), поэтому на выходах 18.1 блоков 5.1 формируются чередующиеся последовательности нулей первого и втррого входных сигналов и {Drfy, (i 1 ,К) сохраняющиеся на этих выходах в течение следующего интервала реализации.

Последовательности {Drfy или {Dr} поступают на первые и вторые информационные входы блоков 6.I и 6. (i+1) (,К-1), причем на первые информационные входы блока 6.1 поступает значение числа нулей DI Dr2 . Скорость роста числа нулей 1-го порядка (.К-1) определяется как разность числа нулей (i+1)-ro и i-ro порядков, значения которых поступают на первые и вторые входы вычитателей 19:

ДЦ(5) eD|(s) s

Для скорости роста числа нулей первого

порядка имеем A Dfs Dfs .поскольку в блоке 6.1 отсутствует первый вычита- тель 19.

Последовательность значений скоростей роста числа нулей { .K) стробируется по импульсам с выхода переполнения счетчика 3 интервала реализации в буферных регистрах 21 блоков 6.). Благодаря последовательной смене значений {D™} на {Dp } на входах и выходах регистра 21 присутствуют значения скоростей поста

AD|0) и AD|(2) (или AD|(2) и

A DJV 1) ), поступающие на входы второго вычитателя 20. На его выходах формируется разность сигналов на его первых и вторых входахAD|(1)-AD,(2) .

При помощи выделителя 22 выделяется абсолютное значение указанной разности

I Л ) - А ОД 2 I, которое сравнивается элементом 23 сравнения с доверительным интервалом 6 D для значения скоростей I- го порядка, которое поступает на вторые выходы элемента 23 с входов 24 сравнения вычидлительного блока 6.I. При выполнении

условия 5Di IA Dj(1) - A Dj(2 ) I, т.е. если разность скоростей роста числа нулей 1-го порядка первого и второго сигналов меньше доверительного значения для данной скорости, то на выходе элемента 23 сравнения формируется сигнал логической единицы, в противном случае - сигнал логического нуля,

Последовательность доверительных значений {д Di} ,(i i,K) задает расстояние между входными сигналами, поэтому при выполнении условия (1) и при наличии импульса с выхода переноса счетчика 3 на выходе элемента И 7 формируется сигнал логической единицы, поступающий на выход 29 фильтра и сигнализирующий о совпадении входных сигналов xi(t) и xa(t) с точностью до заданного расстояния Di}.

В следующем интервале реализации производится сравнение скоростей роста числа нулей сигнала X2(t) относительно xi(t), т.е. снова проверяется расстояние между указанными сигналами с помощью соотно шения:

5Di lADi(2)-ADi(1)f,

и цикл работы фильтра повторяется. Формула изобретения Цифровой фильтр по авт.св. № 1568213, отличающийся тем, что, с целью расширения функциональных возможностей за счет определения соответствия двух

входных сигналов на интервале реализации с точностью до заданного расстояния между ними, в фильтр введены мультиплексор, счетный триггер, элемент И и (К+1)-й - 2К-й

вычислительные блоки, (К+1)-й вычислительный блок содержит вычитатель, выделитель модуля, элемент сравнения и буферный регистр, выходы которого подключены к первым входам вычитателя, выходы которого

через выделитель модуля соединены с первыми входами элемента сравнения, каждый из (К+2)-го - 2К-го вычислительных блоков содержит первый и второй вычитатели, буферный регистр, выделитель модуля и элемент сравнения, выходы первого вычитателя соединены с первыми входами второго вычитателя и информационными входами буферного регистра, выходы которого подключены ко вторым входам второго

вычитателя, выходы которого через выдели- тель модуля соединены с первыми входами элемента сравнения, вторые входы вычитателя и информационные входы буферного регистра (К+1)-го вычислительного блока

объединены с первыми входами первого вычитателя (К+2}-го вычислительного блокаи подключены к выходам первого вычислительного блока вторые входы первого вычитателя (K+j)-ro (j 2,К-1) и первые входы первого вычитателя

(K+j+1)-ro вычислительных блоков подключены к выходам j-ro вычислительного блока, вторые входы первого вычитателя 2К-го вычислительного блока подключены к выходами К-го вычислительного блока, вторые

входы элементов сравнения (К+1)-го-2К-го вычислительных блоков являются соответственно первыми - К-ми входами сравнения фильтра, тактовые входы буферных регистров (К+1)-го - 2К-го вычислительных блоков

объединены с первым входом элемента И и входом счетного триггера и подключены к выходу счетчика интервала реализации, выход счетчика триггера соединен с управляющим входом мультиплексора, первый и

второй информационные входы которого являются одноименными входами фильтра, выход мультиплексора соединен со входом блока центрирования, выходы элементов сравнения (К+1)-го-2К-го вычислительных

блоков подключены к соответствующим входам элемента И, выход которого является выходом индикации фильтра.

28

ifijjjg Ґт

2ЦfMT1i i.T

Изобретение относится к вычислительной технике и является усовершенствованием изобретения по авт св. N° 1568213. Его использование позволяет расширить функциональные возможности фильтра за счет определения соответствия двух входных сигналов на интервале реализации с точностью до заданного расстояния между ними Это достигается благодаря введению вычислительных блоков, сравнивающих скорости роста числа нулей соответствующих порядков входных сигналов 1 ил