Импульсный частотно-фазовый детектор Советский патент 1991 года по МПК H04L27/32 H03D13/00 

tout.i

Изобретение относится к радиотехнике и может использоваться в цифровых синтезаторах частот, выполненных на основе колец фазовой автоподстройки (ФАП).

Цель изобретения - уменьшение зоны нечувствительности к малым расхождениям фаз при сохранении расширенного диапазона рабочих частот.

На фиг. 1 представлена структурная схема импульсного частотно-фазового де- тектора; на фиг. 2 - диаграммы его работы в режиме малых расхождений фаз; на фиг. 3 - диаграммы его работы в режиме больших расхождений фаз; на фиг. 4 - схема формирователя коротких импульсов.

Импульсный частотно-фазовый детектор содержит первый и второй формирователи коротких импульсов (ФКИ) 1 и 2, первый и второй D-триггеры З и 4, элемент. ИЛИ 5, блок 6 задержки и интегратор 7.

Интегратор 7 содержит первый и второй генераторы 8 и 9 тока, первый и второй токовые ключи 10 и-11, а также токовую нагрузку 12.

ФКИ 1 и 2 (фиг. 4) могут быть выполнены на элементах И 13, 14 и 15.

Устройство работает следующим образом.

3 исходном состоянии на выходах первого и второго D-триггеров З и 4 уровни напряжений соответствуют логическому О. Следовательно, на выходе элемента ИЛИ 5 - логический О, а на выходах элементов И 15 ФКИ 1 и 2 - логическая 1. Из любого другого состояния устройство пере- ходит в исходное состояние при подаче на входы синхронизации D-триггеров З и 4 импульсных сигналов, как показано ниже.

Детектор работает в двух режимах. В первом режиме детектор работает, когда временной интервал между импульсами меньше суммы задержек гтр +тэ. Эпюры напряжений для этого случая представлены нг фиг. 2.

На фиг. 2а и 26 показаны входные коле- бания UBX.I и Usx.2, поступающие соответственно на входы синхронизации первого и второго D-триггеров З и 4,

Предположим, что импульс колебания UBX.I приходит первым после установки D- триггеров в исходное состояние. На выходе первого D-триггера З формируется импульс иных 1 (фиг. 2в) длительностью 2 тэ +ттр , а на выходе второго D-триггера 4 формируется импульс колебания Uebix.2 (фиг. 2г) дли- тельностью 2 гэ +ттр - At. Длительность импульса сброса Uc6. (фиг. 2е) равна 3 тэ .

В исходном состоянии на выходах D- триггеровЗ и 4 уровни напряжений соответствуют логическому О, следовательно, и на выходе элемента ИЛИ 5 уровень напряжения соответствует логическому О (фиг. 2д). который запирает элементы И 15 ФКИ 1 и 2. Импульс сброса на выходах ФКИ 1 и 2 при этом не формируется. Первый из импульсов, поступающих на входы синхронизации D- триггеров, устанавливает на выходе элемента ИЛИ 5 через время гтр + гэ уровень логической единицы (фиг. 2д). который отпирает логический элемент И 15 ФКИ. Поскольку временной интервал между входными импульсами меньше гтр 4- гэ , то на выходе ФКИ присутствует уровень логической 1 (входной импульс Uex.2 уже поступил (фиг. 26), и, следовательно, на выходе ФКИ формируется нулевой уровень, сбрасывающий D-триггер в исходное состояние (фиг. 2е). Длительность нуля определяется суммой задержек логических элементов в ФКИ, т.е. равна 3 гэ . Под воздействием импульсов с выходов D-триггеров замыкаются ключи 10 и 1 в интеграторе 7. При одновременном воздействии импульсов с D-триггеров суммарный ток на выходе равен нулю, в течение времени At , равном разности вре- манных положений импульсов UBX.I и Квх.2. на выход поступает ток заряда с генератора 8 тока и происходит увеличение напряжения на нагрузке 12, пропорциональное разности фаз входных колебаний.

Из представленных диаграмм (фиг. 2) можно определить минимальную длительность входных сигналов1, необходимую для нормальной работы устройства, которая равна гтр . При меньшей длительности возможна ситуация, когда к моменту формирования логической 1 на выходе элемента ИЛИ 5 входной импульс UBx.2 уже закончится. В этом случае формирования импульса сброса не произойдет.

В режиме малых расхождений фаз входных колебаний импульсы на выходах D-триг- геров 3 и 4 имеют длительность гтр -Ь 2 гэ A t и гтр + 2 гэ . В режиме синхронизации кольца ФАП, когда , длительности выходных импульсов на обоих D-триггерах близки к г1р + 2 гэ . В этих условиях сохраняется чувствительность детектора к малым расхождениям фаз. Однако при временных расхождениях, близких к ттр + 2 гэ, длительность одного из выходных импульсов стремится к нулю и это в свою очередь приводит к нечувствительности изменений временных расхождений в диапазоне от гтр до гтр + 2 гэ. но для режима синхронизации это несущественно.

Во втором режиме работы детектора временной интервал между входными импульсами UBX.I и Uux.2 (фиг. За и 36) больше Гтр Ч-гэ . В этом случае выходной импульс формируется только на первом D-триггере 3, так как к моменту прихода импульса на вход синхронизации второго D-триггера 4 . на его информационном входе устанавливается нулевой уровень. Начало импульса сброса определяется моментом прихода импульса колебания UBx.2 и временем задержки гэ (фиг. Зд). Длительность импульса сброса Uc6 остается равной 3 гэ, что раьно- значчо гтр.

Как видно из фиг. 3, установка D-триггера 3 з исходное состояние происходит за время Гу гэ + гтр .

Формула изобретения

Импульсный частотно-фазовый детектор, содержащий первый и второй D-тригге- ры, входы синхронизации которых являются соответственно первым и вторым входпми детектора, и интегратор, ei/ход котооэго является выходом детектора, причем и шерс- ный выход первого D-триггера соединен с информационным входом второго Отоигге-

tU.i

0

5

0

5

pa и с первым входом интегратора, инверсный выход второго D-триггера соединен с информационным входом первого D-триггера, а прямой выход второго D-триггера соединен с вторым входом интегратора, отличающийся тем, что, с целью уменьшения зоны нечувствительности к малым расхождениям фаз при сохранении расширенного диапазона рабочих частот, введены первый и второй формирователи коротких импульсов, элемент ИЛИ и блок задержки, причем информационные входы первого и второго формирователей коротких импульсов соединены соответственно с вторым и первым входами импульсного частотно-фазового детектора, а выходы - с входами установки в исходное состояние сэответстьенно первого и второго D-триг- геров, прямые выходы первого и второго D-триггеров подключены соответственно к первому и второму входам элемента ИЛИ, выход которого через блок задержки соединен с входами управления первого и второго формирователей коротких импульсов.

Изобретение относится к радиотехьике и может использоваться в цифровых синтезаторах частот, выполненных на основе колец фазовой автоподстройки Целью изобретения является уменьшение зоны нечувствительности к малым расхождениям фаз при сохранении расширенного диапазона рабочих частот. Для достижения цели введены формирователи коротких импульсов 1,2, элемент ИЛИ 5 и блок задержки 6. Суть изобретения заключается в том, что в цепь сброса D-триггеров З, 4 вводится обратная связь, с помощью элемента ИЛИ 5 и блока задержки 6 При этом входы элемента ИЛИ 5 соответственно подключены к входам D- триггеров, а выход блока задержки 6 - к входам управления формирователей коротких импульсов 1, 2. 4 ил.

At

тр

гр

и/нагр Ж

LTO

Гтр

ffl

Фаг. 2