Устройство приоритета Советский патент 1992 года по МПК G06F9/46 

(Л

С

Изобретение предназначено для использования в ЭВМ, работающих в реальном масштабе времени и в режиме прямого доступа к памяти ЭВМ внешних устройств. Цель изобретения - повышение быстродействия устройства. Устройство содержит узлы 1 выделения запросов группы, регистр 8, элемент 9 задержки, дешифратор 10, элементы И-НЕ 11, 12. Цель изобретения достигается за счет многоступенчатой обработки запросов с одинаковым временем процесса обработки каждого запроса и введения в схему элементов И-НЕ 11 и элементов 9 задержки. 1 ил.

ч о ел

00 N3

о

Изобретение предназначено для использования в ЭВМ, работающих в реальном масштабе времени и в режиме прямого доступа к памяти ЭВМ внешних устройств.

Известно устройство приоритета содержащее группу элементов ИЛИ третьей группы, N триггеров второй группы, (п-1) элементов ИЛИ первой группы, N элементов ИЛИ второй группы, элемент И и шину запросов прямого доступа к памяти, запросные входы, входы предоставления прямого доступа к памяти, магистральную шину управления, вход разрешения на захват маги- страли, запросный выход, вход подтверждения запроса и установочный вход.

Недостатками данного устройства являются последовательный опрос триггеров, что при большом количестве источников запроса, подключенных к нему, приводит к снижению быстродействия, а также отсутствие возможности обработки запроса с наивысшим приоритетом, установленного на входе, до тех пор пока не обработаны все запросы, записанные в триггерах.

Наиболее близким к предлагаемому является устройство приоритета, содержащее ре- гистр запросов, блоки выделения приоритета, управляющий вход, выход расширения устройства и запросные выходы.

Устройство работает следующим образом. Положительным фронтом импульса, поданного на управляющий вход, запросы, установленные на запросных входах, записываются в регистр .Одновременно на первый блок выделения приоритетов поступает сигнал, запрещающий его работу. Сигнал последовательно распространяется до того блока выделения приоритета, который в предыдущем цикле установил запрос на выходе устройства, с задержкой, определяемой быстродействием блоков выделения приоритетов и их количеством. После записи запросов в регистр, если поступил запрос по первому входу (с наивысшим приоритетом), то он передается непосредственно с выхода регистра на выход устройства. После снятия импульса записи с управляющего входа и отсутствия в регистре запроса с первого входа, на первый блок выделения приоритета поступает сигнал, разрешающий выделение приоритетного запроса. Группа входов блока выделения приоритета подключена к группе выходов регистра и, если на блок выделения приоритета поступил сигнал, соответствующий наличию запроса, то с его выхода поступает сигнал запроса на выход устройства и прекращается распространение сигнала, разрешающего выделение приоритетного запроса на

последующие блоки выделения приоритета. Если на входе первого блока выделения приоритета отсутствует сигнал, соответствующий наличию запроса, то с его выхода

расширения на вход следующего выделения приоритета поступает сигнал, разрешающий выделение приоритета запроса, и т.д. до тех пор. пока одним из блоков не будет выделен запрос, который поступает на соот0 ветствующий выход устройства. Сигнал, разрешающий выделение приоритетного запроса, сохраняется до появления на управляющем входе нового импульса записи и начинает последовательно сниматься с

5 блоков выделения приоритета начиная с первого.

Недостатками известного устройства являются возможность ложного срабатывания блоков выделения приоритета при запи0 си запросов в регистр из-за задержки снятия сигнала, разрешающего выделение приоритетного запроса в каждом последующем блоке выделения приоритета; отсутствие возможности работы на одну линию

5 запроса, т.е. применение устройства в ЭВМ типа Электроника ; при применении устройства в ЭВМ типа Электроника возможно ложное срабатывание блоков выделения приоритета при записи запросов в регистр

0 за счет задержки распространения сигналов с входа регис тра на его выход, наличия переходных процессов во входных элементах блока выделения приоритета и одновременного распространения сигнала,

5 разрешающего выделения приоритета запроса, так как в этих ЭВМ для выделения приоритетного запроса применяется единственный сигнал; последовательное соединение блоков выделения приоритета, что

0 приводит к уменьшению быстродействия устройства.

Цель изобретения - повышение быстродействия устройства, расширение его функ- циональных возможностей за счет

5 обеспечения работы на одну линию запроса и устранения ложного срабатывания блоков выделения приоритета.

Цель изобретения достигается за счет многоступенчатой обработки запросов с

0 одинаковым временем процесса обработки каждого запроса и введением в схему элементов И-НЕ и элементов задержки.

На чертеже представлена схема устройства, содержащая две ступени обработки.

5 Устройство содержит узлы 1 выделения запросов первой и второй ступени, вход 2 разрешения, запросные входы 3. выходы 4 разрешения, выход 5 запроса, вход б устройства, выход 7 ошибки, регистр 8 запросов, элемент 9 задержки, дешифратор 10

приоритета, элементы И-НЕ 11 и 12 и вход 13 разрешения. В узлах 1 предусмотрены запросные входы 14, вход 15, выходы 16 разрешения, выход 17 ошибки, выход 18 запроса, дешифратор 19, формирователь 20 приоритетного разрешения, выполненный на элементах И 21 и 22, разрешающий вход 23 дешифратора и информационные входы 24 дешифратора.

Устройство работает следующим образом.

При отсутствии запросов на запросных входах 3 и входах элементов И-НЕ 11 узлов 1 выделения запросов второй ступени имеются пассивные уровни сигналов (активный уровень сигналов - низкий). Сигналы с выходов элементов И-НЕ 11 узлов 1 выделения запросов второй ступени поступают на входы элементов И-НЕ 12 и поддерживают пассивные уровни на их выходах, выходах 18 узлов 1 выделения запросов второй ступени и входах 14 запросов узла 1 выделения запросов первой ступени. Аналогично на выходе 18 узла 1 первой ступени и выходе 5 запроса поддерживается пассивный уровень. При этом процессор ЭВМ (не показан) устанавливает в узле 1 выделения запроса первой ступени пассивный уровень сигнала на входе 2 разрешения, входе 6 устройства, входе 13 разрешения, входе элемента 9 задержки, его выходе, разрешающем входе 23 дешифратора, выходах 16 разрешения и выхода 17 и 7 ошибки. Пассивные уровни сигналов с выходов 16 узла 1 выделения запроса первой ступени поступают на входы 13 разрешения и входы 15узлов 1 выделения запросов второй ступени, работающих аналогично. На их выходах 16 разрешения, выходах 17 ошибки и выходах разрешения 4 и ошибки 7 устройства имеются пассивные уровни сигналов.

При работе устройства в качестве устройства обработки сигналов прерывания на входы 2 и 6 подается сигнал с линии процессора Предоставление прерывания. При работе устройства в качестве устройства обработки сигналов запроса прямого доступа к магистрали на вход 2 подается сигнал с линии процессора Разрешение захвата магистрали, а на вход 6 - сигнал с линии Подтверждение захвата. Устройство находится в исходном состоянии.

В узлах 1 второй ступени при появлении на запросных входах 3 и 14, входах элементов И-НЕ 11 активного уровня сигналов запроса сигнал с выхода элементов И-НЕ 11 поступает на вход элементов И-НЕ 12, с их выходов активные уровни сигналов поступают на выходы 18 запроса и запросные входы 14 узла 1 первой ступени.

Узел 1 первой ступени работает аналогично, с его выхода 18 и выхода 5 запроса активный уровень сигнала поступает на процессор.

5После того, как процессор установит активный уровень сигнала на входе 2 разрешения, в узле 1 первой ступени активный уровень сигнала устанавливает на входе 13 разрешения, входе записи регистра 8 и вхо0 де элемента 9 задержки. По его отрицательному фронту код, установленный на запросных входах 14, записывается в регистр 8 и появляется на его выходах и информационных входах 24 дешифратора 19 и

5 дешифратора приоритета 10. при этом в коде, установленном на входах 14. активными являются разряды веса 1, 2 , если на соответствующих входах 14, т.е. запросных входах 3 устройства, установлен за0 прос. Через время, необходимое для записи кода в регистр 8 и прекращения переходных процессов во входных элементах дешифратора 10 приоритета и определяемое элементом 9 задержки, активный уровень сигнала

5 появляется на выходе элемента 9 задержки и разрешающем входе 23 дешифратора 19. На одном из выходов дешифратора 19 в соответствии с кодом, установленным на его входах 24,появляется активный уровень

0 сигнала.

При этом для кода только с активным разрядом Kj 1 веса 1 у дешифратора .19 имеется 2 (один) выход, который и является выходом 16 разрешения узла 1. Для

5 кода с активным разрядом Kj 2 веса 2 с пассивным разрядом веса независимо от разряда веса 1 у дешифратора 19 имеются 2 (два) выхода, соединенные с входами элементов И 21 формирователя 20

0 приоритетного разрешения, а выход элемента И 21 является выходом 16 разрешения узла 1. Для кода с активным разрядом KJ 3 веса 4 и независимо от разоядов веса

1 I 1

1 и 2 у дешифратора 19 имеются 2 5 (четыре) выхода, соединенные с входами элемента И 22 формирователя 20 приоритетного разрешения, а выход элемента И 22 является выходом 16 разрешения узла 1.

Таким образом узел 1 и дешифратор 0 приоритета 10 обеспечивают приоритеты на .выходах 16 запросам, установленным на входах 14 и записанным в регистр 8, установивший на входах 24 дешифратора 10 приоритета код с активными разрядами веса 5 4, 2, 1 в указанном порядке, на одном из выходов 16 появляется активный уровень сигнала, который поступает на вход 13 разрешения и вход 15 узла 1 второй ступени, установившего запрос на соответствующем входе 14 узла 1 первой ступени.

Узел 1 второй ступени работает аналогичным образом и на одном из его выходов 16 и на выходе 4 разрешения устройства появляется активный уровень сигнала,который поступает на внешнее устройство, уста- 5 новившее запрос на запросном входе 3 устройства; соответствующий запрос имеется.

Сигнал с выхода 18 запроса узла 1 снимается активным уровнем сигнала, поступа- 10 ющего на вход 15 узла и вход элемента И-НЕ в цикле обработки запроса.

После того, как процессор снимет активный уровень сигнала с входа 2 разрешения устройства и входа 13 узла 1 первой 15 ступени, активный уровень сигнала снимается с разрешающего входа 23 дешифратора 10 приоритета, выхода 16 разрешения узла 1 и, соответственно, с входа разрешения 13, выхода 16 разрешения узла 1 второй 20 ступени и выхода 4 разрешения устройства.

По окончании цикла обработки запроса снимается активный уровень сигнала с входа 6 устройства, входов 15 узлов 1 и входов

которых содержит регистр, дешифратор, два элемента И и два элемента И-НЕ, причем в каждом узле выделения запроса группы выходы регистра соединены с информационными входами дешифратора, первый выход дешифратора первого узла выделения запросов группы соединен с тактовым входом регистра второго узла выделения запросов группы, второй и третий выходы дешифраторов в каждом узле выделения запросов группы соединены соответственно с первым и вторым входами первого элемента И своего узла, остальные выходы дешифратора, кроме последнего, в каждом узле выделения запросов группы соединены с входами второго элемента И, тактовый вход устройства соединен в первом узле выделения запросов с тактовым входом регистра, отличающееся тем, что. с целью повышения быстродействия, в каждый узел выделения запросов введем элемент задержки, вход которого в первом узле выделения запросов группы соединен с тактовым входом устройства, вход конца

элементов И-НЕ 12. При наличии запросов 25 обслуживания которого в каждом узле выде- на входах 3 устройства в узлах 1 второй ления запросов группы соединен с первым ступени на выходе элементов И-НЕ 12 и входом первого элемента И-НЕ, второй

вход которого соединен с выходом второго элемента И-НЕ, выход первого элемента Ивыходах 18 запроса устанавливаются активные уровни сигналов, цикл обработки повторяется.

При отсутствии запросов на входах 3 устройства (пассивный уровень сигналов) устройство находится в исходном состоянии.

Если процессор переходит к циклу об- 35 и с информационными входами регистра

работки запросов при их отсутствии на входах устройства, например при неисправности элементов передачи запроса на процессор, то на входы 24 дешифратора 10 приоритета узла 1 поступает код веса 40 просных входов устройства соединены с ин- 0 и активный уровень сигнала появляется формационными входами регистров

первого узла выделения запросов группы, последние выходы дешифраторов всех узлов выделения запросов группы являются выходами ошибки устройства, группы зана соответствующем выходе дешифратора 19, выходе 17 узла и выходе 7 ошибки устройства, который можно использовать в диагностических целях.

Благодаря введению элементов И-НЕ в устройство имеется возможность подключить устройства в микроЭВМ Электроника-60 и увеличить быстродействие предлагаемого устройства. Формула изобретения Устройство приоритета, содержащее группу узлов выделения запроса, каждый из

второго, третьего и четвертого узлов выделения запросов группы, выходы первого и второго элементов И первого узла выделе45 ния запросов группы соединены с входами элементов задержки соответственно третьего и четвертого узлов выделения запросов группы, первый выход дешифратора и выходы элементов И второго, третьего и четвер50

Редактор Л.Пчолинская

того узлов выделения запросов группы являются группами тактовых выходов устройства,

Составитель Г.Пономарева

Техред М.МоргенталКорректор И.Муска

которых содержит регистр, дешифратор, два элемента И и два элемента И-НЕ, причем в каждом узле выделения запроса группы выходы регистра соединены с информационными входами дешифратора, первый выход дешифратора первого узла выделения запросов группы соединен с тактовым входом регистра второго узла выделения запросов группы, второй и третий выходы дешифраторов в каждом узле выделения запросов группы соединены соответственно с первым и вторым входами первого элемента И своего узла, остальные выходы дешифратора, кроме последнего, в каждом узле выделения запросов группы соединены с входами второго элемента И, тактовый вход устройства соединен в первом узле выделения запросов с тактовым входом регистра, отличающееся тем, что. с целью повышения быстродействия, в каждый узел выделения запросов введем элемент задержки, вход которого в первом узле выделения запросов группы соединен с тактовым входом устройства, вход конца

НЕ первого узла выделения запросов группы соединен с сигнальным выходом устройства, выходы первых элементов И- НЕ остальных узлов выделения запросов группы - с входами второго элемента И-НЕ

просных входов устройства соединены с ин- формационными входами регистров

первого узла выделения запросов группы, последние выходы дешифраторов всех узлов выделения запросов группы являются выходами ошибки устройства, группы завторого, третьего и четвертого узлов выделения запросов группы, выходы первого и второго элементов И первого узла выделения запросов группы соединены с входами элементов задержки соответственно третьего и четвертого узлов выделения запросов группы, первый выход дешифратора и выходы элементов И второго, третьего и четвер

того узлов выделения запросов группы являются группами тактовых выходов устройства,