Умножитель частоты Советский патент 1992 года по МПК G06F7/68 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в системах с зашумленным сигналом для быстрого преобразования частота-код.

.Целью изобретения является повышение надежности работы умножителя частоты в условиях зашумленного входного сигнала.,

Достижение поставленной цели обеспечивается путем формирования защитного временного интервала с использованием средств умножителя частоты с минимальным введением дополнительных элементов.

На чертеже представлена структурная схема устройства.

Устройство содержит делитель 1 частоты, управляемый делитель 2 частрты, вход 3 тактовой частоты, счетчик 4, регистр 5, выход 6, шину 7 потенциала логической единицы, триггер 8. элемент И 9. информационный вход 10. Информационные входы делителя 1 частоты и управляемого делитепя 2 частоты соединены с входом 3 тактовой частрты. Выход делителя 1 частоты соединен со счетным входом счетчика 4. разрядные выходы которого соединены соответственно с информационными входами 5. разрядные выходы которого соединены соответственно с управляющими входами управляемого делителя 2 частоты, выход которого соединен с выходом 6 умножителя частоты. Шина 7 Потенциала логической единицы соединена с информационным входом триггера 8, прямой выход которого соединен с первым входом элемента И 9, второй вход которого соединен с информационным входом 10 умножителя частоты. Выход элемента И 9 соедь1нен с входами установки в ноль делителя 1 частоты, счетчика 4, входом разрешения записи регистра 5 и входом установки в ноль триггера 8, i-й разрядный выход делитеоя 1 частоты (где i 1, 2. З.....П) соединен с входом установки в единицу триггера 8.

Работа устройства осуществляется следующим образом, Входной сигнал на информационном входе 10 в виде узких импульсов (синхронных с импульсами тактовой частоты на входе 3 тактовой частоты) имеет шумовую составляющую, синхронную с тактовыми импульсами. В случае асинхронного сигнала необходимо использовать средства синхронизации его импульсами с входа 3 тактовой частоты. Предположим, на выходе триггера 8 - логическая 1. Первый импульс из пачки входных импульсов (с шумом) с информационного входа 10 устройства поступит через элемент И 9 на вход разрешения записи регистра 5. Вследствии этого число, содержащее к этому времени в счетчике 4, по переднему фронту импульса перепишется в регистр 5, а делитель 1 частоты и счетчик 4 установятся в исходное состояние (нулевое) через некоторое время, определяемое временем распространения сигнала через элементы. По заднему фронту (спаду) этого импульса триггер 8 примет состояние логического нуля по выходу и запретит прохождение последующих шумовых импульсов пачки с информационного входа 10 устройства, после чего в счетчике 4 формируется код NJ периода Tj входного сигнала с дискретизацией его на частоте ip, fo/K, где fo частота сигнала на входе 3 тактовой частоты, К - коэффициент умножения частоты, равный коэффициенту деления частоты fo делителем 1 частоты. На 1-м разрядном выходе делителя 1 частоты через время Тз от импульса с выхода элемента И 9 формируется импульс, который устанавливает триггер 8 в состояние 1. При этом величина хз определяется априорно с учетом известного диапазона временной флуктуации (шумов) входькзго сигнала, т.е, его дисперсией. Для этого импульс, определяющий ta взят с любого необходимого разряда 1 делителя 1 частоты (вообще можно и со счетчика 4). Таким образом, очередной первый импульс из следующей пачки с информационного входа 10 устройства поступит через элемент И 9 на входы обнуления делителя 1 частоты, счетчика 4 и вход разрешения записи регистра 5 и снова на триггер 8, который опять запретит на защитный интервал времени ta прохождение последующих импульсов данной пачки. В регистр 5 запишется очередное значение NJ+I, которое считывается управляемым делителем 2 частоты. Величина периода сигнала на выходе 6 определяется коэффициентом пересчета управляемого делителя 2 частоты согласно выражению Твых Nj/fo, Далее процесс повторяется периодически, Устройство реализуемо при 1ш ta и отсутствии перекрытия смежных пачек импульсов входного сигнала, где 1ш априорно известное время наличия шумовых импульсов в пачке (максимальное шумовое время).

Положительным эффектом является повышение надежности при зашумленном входном сигнале, обеспечиваемое предупреж,цением записи ложного кода по импульсам шума в регистр 5. Это достигается формированием защитного интервала времени от первого импульса в пачке шума с использованием элементов делителя 1 частоты. Дополнительные затраты составляют триггер и элемент И.

Фор му ла изобретения Умножитель частоты, содержащий делитель частоты, счетчик, регистр, управляемый делитель частоты, информационный вход, вход тактовой частоты и выход, причем ,информационные входы делителя частоты и управляемого делителя частоты соединены с входом тактовой частоты, выход делителя частоты соединен со счетным входом счетчика, разрядные выходы которого соединены соответственно с информационными входами регистра, разрядные выходы которого соединены соответственно с управляющими входами управляемого де71ителя частоты, выход которого является выходом умножителя частоты, отличающ и и с я тем, что, с целью повышения надежности работы умножителя частоты в условиях зашумленного входного сигнала, в него введены триггер, элемент И и шина потенциала логической единицы, соединенная с информационн,ым входом триггера, прямой выход которого соединен с первым входом элемента И, второй вход которого соединен с информационным входом умножителя частоты, выход элемента И соединен с входами установки в ноль триггера, делителя частоты, счетчика и с входом разрешения записи регистра, 1-й разрядный выход делителя частоты (где, , 2, 3п) соединен с входом

установки в единицу триггера.

10

Изобретение относится к области автоматики и вычислительной технике и м.б. использовано для быстрого преобразованиячастота-код. Цель изобретения - повышение надежности при зашумленном входном сигнале. Поставленная цель достигается путем формирования защитного интервала времени с использованием для этого оборудования собственно умножителя частоты с минимальным введением новых элементов - триггера и элемента И. Устройство содержит делитель частоты, управляемый делитель частоты, вход тактовой частоты, счетчик, регистр, выход, шину потенциала логической единицы, триггер, элемент И, информационный вход. 1 ил.