Умножитель частоты следования периодических импульсов Советский патент 1982 года по МПК G06F7/68 

(54) УМНОЖИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ПЕРИОДИЧЕСКИХ ИМПУЛЬСОВ

Изобретение относится к вычислительной технике и может быть использовано при обработке информации, представленной в виде периодических частотно-импул лных последовательностей. Известен умножитель частоты, содержащий формирователь импульсов, блок управления, генератор тактовых импульсов, делитель частоты, регистр, счетчики, элемент И, элемент ИЛИ, ключ и одновибратор 13 . Недостатками данного умножителя являются невысокая точность умножителя и отсутствие привязки выходных импульсов к импульсам тактовой частоты. Наиболее близким к предлагаемому является умножитель частоты следования периодических импульсов, содержащий генератор тактовых импульсов, первый и второй делители частоты, первый и второ счетчики, первый, второй и третий регист ры, сумматор, блок синхронизации, схему сравнения, триггер, первый и второй элементы И и элемент ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом второго элемента И, информационным входом первого делителя частоты, выход которого соединен со. счетным входом первого счетчика, а вход установки в ноль с управляющими входами первого и второго регистров, с входами , установки в ноль первого и второго сче-гчиков, второго делителя частоты и третьего регистра, с входом установки в единицу триггера и с первым входом элемента ИЛИ, разрядные выходы первого счетчика соответственно соединены с информационными входами первого регистра, выходы которого соответственно соединены с первыми разрядными входами схемы сравнения, вторые разрядные входы которой соответственно соединены с разрядными . выходами второго счетчика, а выход - с входами установки в ноль второго счетчика и блока синхронизации, с управляющим входом третьего регистра, с информационным входом второго делителя частоты и с первым входом первого элемента И, второй вход первого элемента И соединен с прямым выходом триггера, а выход первого элемента И - с вторым входом элемента ИЛИ, выход которого даляется выходом умножителя, выход блока синхронизаоии соединен с вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчика, разрядные выходы первого делителя частоты соединены соответственно с информацйон- fO ка, ными входами второго регистра, выходы которого соединены соответственно со старшими разрядами информационных входов первого сумматора, младшие разряды информационных входов которого соединены соответственно с информационными выходами третьего регистра 2 , Недостатками данного умножителя является невысокая точность умножения, обусловленная не авномерностью следвакия выходных импульсов, а также отсутст вие привязки выходных импульсов к импульсам тактовой частоты. Цель изобретения - привязка выходных импульсов к импульсам так т ежой частоты и повышение точности умножения. Указанная цель достигается тем, что в умножитель частоть следования периодических импульсов, содержащий генератор тактовых импульсов, первый и второй делители частоты, первый и второй счетчики, первый, второй и третий регистры, сумматор, блок синхронизации, схему сравнения, триггер, и второй элементы И и элемент ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом второго элемента И, ин формационным входом блока синхрониза-ч ции и информационным входом первого делителя частоты, выход которого соединен со счетным входом первого счетчика, а вход установки в ноль - с управляющим входами первого и второго регистров, с входами установки в ноль первого и второго счетчиков, второго делителя частоты и третьего регистра, с входом установки в единицу триггера и с первым входом элемента ИЛИ, разрядные выходы первого счетчика соответственно соединены с информационными входами первого регистра выходы которого соответственно соединены с первыми разрядными входами схемы сравнения, вторые разрядные входы которой соответственно соединены с разрядными выходами второго счетчика, а выход - с входами установки в ноль второг счетчика.и блока синхронизации, с управляющим входом третьего регистра, с информационным входом второго делителя

частоты и с первым входом первого элемента И, второй вход первого элемента И соединен с прямым выходом триггера, а выход первого элемента И - со вторым входом элемента ИЛИ, выход которого является выходом умножителя, выход блока синхронизации соединен со вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчиразрядные выходы первого делителя частоты соединены соответственно с информационными входами второго регистра, выходы которого соединены соответственно со старшими разрядами информационных входов первого сумматора, младшие разряды информационных входов которого соединены соответственно с информационными выходами третьего регистра, введены дешифратор, блок привязки и второй сумматор, причем управляющий вход дешифратора соединен с вьяодом схемы сравнения информационные входы деи1ифратора соответственно соединены с выходами двух старших и знакового разрядов второго сумматора и с информационными входами третьего регистра, управляющий выход дешифратора соединен с управляющим входом блока синхронизации, а выходы дополнительного кода коэффициента умножения, записанного в дешифраторе, соединены cooiBeTCTBeHHO с младшими разрядами информационных входов второго сумматора, старшие информационных входов которого соединены соответственно с выходами первого сумматора, выход генератора тактовых импульсов соединен с управляющим входом блока привяет:и, выход которого соединен с входом устанАки в ноль первого делителя частоты, а информационный вход является входом умножителя. На фиг. 1 приведена структурная схема умножителя частоты следования п иодических импульсов; на фиг. 2 - cTpyi|rypная схема дешифратора; на-фиг. 3 - структурная схема блока привязки. Умножитель частоты следования периодических импульсов содержит генератор 1 тактовых импульсов,- первый делитель 2 частоты, первый счетчик 3, первый регистр 4, схему 5 с| авнения, второй счетчик 6, первый элемент И 7, второй делитель 8 частоты, триггер 9, элемент ИЛИ 1О, второй элемент И 11, блок 12 синхрониза ши, первый сумматор 13, второй и третий регистры 14 и 15, шину 16 ввода умножаемой частоты, блок 17 привязки, второй сумматор 18 и дешифратор 19, содержащий элемент ИЛИ 20, элемент НЕ 21, элемент И 22, D-триггер 23, блок 24 памяти константы, .элементы И 25 .. . 25 причем блок 17 содержит Т)-триггеры 26, 26 элементы НЕ 27 И 28, выход генератора тактовой частоты соединен с первым входом второго элеме та И 11, информационным входом блока 12 синхронизации, информационным входо первого делителя 2 частоты и тактовым входом D -триггера 26j блока 17 привяз ки, выход первого делителя 2 частоты соединен со счетным входом первого счетчика3, а вход установки в ноль соединен с управляющими входами первого и второго регистров 4 и 14, рходами ус тановки в ноль первого и второго счетчи ков 3 и 6 второго делителя 8 частоты и третьего регистра 15, входом установки в единицу триггера 9, первым входом эл мента ИЛИ 1О и выходом элемента И 28 блока 17. привязки, разрядные выходы пе вого счетчика 3 соединены с информацио ными входами первого регистра 4, выход которого соответственно соединены с пер выми разрядными входами схемы 5 сравнения, вторые разрядные входы которой соединены с разрядными выходами второго счетчика 6, а выход - с входами установки в ноль второго счетчика 6 и блока 12 синхронизации, управлякжим входом третьего регистра 15, информационным входом второго делителя 8 частоты и первым входом первого элемента И 7, второй вход первого элемента И 7 соединен с прямым выходом триггера 9, а выход - со вторым входом элемента ИЛИ 1О, выход которого $тляется выходом умножителя, выход блока 12 синхрог низации соединен со вторым входом второго элемента И 11, выход которого со единен со счетным входом второго счетчика 6, разрядные выходы первого делителя 2 частоты соединены соответственно с информационными входами второго ретистра 14, выходы которого соединены соответственно со старшими разрядами информапионных входов первого сумматора 13, младшие разряды входов которого соединены соответственно с информационными входами третьего регистра 15 первые входы элементов И 25 ... 25у, дешифратора 19 объединены и соединены с выходом схемы 5 сравнения, первый и второй входы элемента ИЛИ 20 дешифратора 19 соединены соответственно с выходами двух старших разрядов, а вход элемента НЕ 21 дешифратора 19 - со знаковым выходом второго сумматора 18 И с информационными входами третьего регистра 15, выход элемента И 22 дешифратора 19 соединен с управляющим, входом блока 12 синхронизации, выходы элементов И 25 ... 25 дешифратора 19 соединен соответственно с младшими разрядами информационных входов второго сумматора 18, старшие разряды информационных входов которого соединены соот ветственно с выходами первого сумматора 13, выход элемента И 28 блока 17 привязки соединён с входом установки в ноль первого делителя 2 частоты. Умножитель -частоты следования периодических импульсов работает следующим образом. Тактовые импульсы периода Тд с выхода генератора 1 тактовой частоты поступают через делитель 2 частоты с коэффициентом деления К, равным требуемому коэффициенту умножения умножителя, на вход счетчика 3. Спустя промежуток времени, равный периоду умножаемой частоты, в счетчике 3 и в делителе 2 частоты фиксируются соответственно целая и дробная части от деления количефпва импульсов, поступивших на вход делителя 2 частоты, на (коэффициент К. По окончании первого периода умножаемой частоты эти результаты соответственно переносятся из делителя 2 частоты в регистр 14, а из счетчика 3 - в регистр. 4. В этот же момент устанавливаются в ноль регистр 15 и счетчик 6. Во второй период счетчик 3 считает аналогично, а результат записанный в регистре 4, сравнивается с помощью схемы 5 сравнения с текущим значением чи.сла импульсов, подсчитанным счетчиком j6. В момент совпадения кодов на входах схемы 5 сравнения на его выходе фиксируется импульс, который устанавливает в НОЛЬ счетчик 6 и через элемент И 7 и элемент ИЛИ 1О поступает на выходную шину умножителя. Если при этом элемент И 11 открыт в течение всего периода умножаемой частоты, то импульсы на выходе блока 5 появляются через интервалы емени Д-Ь Гг часть отношения. В результате на выходной шине устройства каждый 1 -ый импульс появляется с опережением (ошибкой) на время t | . где дробная часть отношения. Коррекция ошибки при работе умножителя происходит следующим образом. Код ДМ остатка от деления W на К с выхода регистра 14 поступает на первый 7980 13. По приходу первовход сумматора го импульса с выхода схемы 5 сравнения этот код с сумматора 13 через сумматор 18 переписьюается в регистр 15 и с выхода регистра 15 подается на второй вход сумматора 13. Таким образом, в течение периода умножаемой частоты сумматором 13-производится сложение остатеов, причем результат увеличивается на лН с приходом каждого, импульсас выхода схемы 5 сравнения. Если абсолютная величина текущего значения суммы остатков равна или превышает число K-lT., то хотя бы на (один из входов элемента ИЛИ 20 дешифратора 19 поступает сигнал логической единицы, который и проходит на выход элемента. Если же текущее значение суммы остатков по абсолютной величине меньще К/2, то на выходе элемента ИЛИ 20 устанавливается сигнал уровня логического нуля. Вход элемента НЕ 21 дешифратора 19 подключен к выходу знакового разряда сумматора 18. Если на выходе сумматора положительное число, то на входе элемента НЕ 21 сигнал логического нуля, а на его выходе сигнал логической единицы. .Если же на выходе сумматора отриштельное число, то на выходе элемента НЕ 21 сигнал логического нуля. Так как входы логического элемента И 22 дешифратора 19 подключены к выходам элементов ИЛИ 2О и НЕ 21, то нетрудно заметить, что на его выходе устанавливается сигнал логической единицы только в том случае, если текущее значение суммы остатков имеет знак плюс и по абсолютной величине больше или равно .1 т. е. только если текущее значение опережения -Ь 7/ ° - 10, то на выходе элемента И 22 вырабатывается сигнал логической единицы. Этот сигнал с выхода дешифратора 19 поступает на информационный вход блока 12 синхронизации, приведенного в исходно состояние импульсов схемы 5 сравнения и управляемого импульсами генератора 1 тактовой частоты. Блок 12 синхронизации вырабатывает импульс длительностью TQ, который закрывает на время Т элемент .И 11, запрещая прохождение на вход счет чика 6 одного импульса с выхода генератора 1 тактовой частоты. При этом выбирается накопленное опережение ,|1 и вносится запаздывание - момента пояплрнчя имrivльca на выхопе схемы 5 появления импульса на выходе схемы 5 сравнения. 4 Этот же сигнал поступает на информационный вход триггера 23 дешифратрра 19 и фиксируется в триггере по переднему ронту импульса схемы 5 сравнения, поступающего на вход управления дешифратора 19. В блоке 24 памяти константы дешифратора 18 записан дополнительный J -разрядный код числа К. Код может быть записан следующим образом. Сигнал логической единицы имитируется подключением к питающей щине источника питания непосредственно или через резистор, сигнал логического нуля - подключением к шине общий источник питания. Выходы блока 24 памяти константы подключены ко вторым входам соответствующих элементов И , 25. Третьи входы элементов И 25 ... 25 Yf объединены и соединены с выходом триггера 23. , Каждый из элементов.И 25... 25 управляется сигналами с выходов триггера 23 и схемы 5 сравнения, причем на выходах группы л элементов И 25.,.. 25., установится дополнительный код числа К, который поступает на первый вход сумматора 18 на время действия импульса схемы 5 сравнения только при условии, если текущее значение суммы остатков ДМ положительное и по величине больше или равно К/i. По заднему фронту импульса схемы 5 сравнения на втором выходе дешифратора 19 снова установится нулевой код. Для определения погрешности предлагаемого умножителя частоты следует воспользоваться текущим значением суммы остатков на вькоде сумматора 18. Так как коррекдая (задержка на время TO) происходит, когдай К)7/-Ц 2, то нетрудно определить максимальное опережение момента появления импульеа на выходе умножителя, учитьгоая что механизм коррекции еще не сработает если k/2.- 1, . J. - т а - AVПредположим, что в регистре 14 зафиксировано число дМ (К-1) - максимальное число, которое может быть зафшссировано. Тогда по приходу следующего импульса со схемы 5 сравнения„ „ мет значение ЛМ {К|2.- ) + (К - 1) или ДМ 3/1 К-i. Так как + (К - 1) или ДМ h V.-1.. Так как AMVKJI, то произойдет задержка импульса на время Т и импульс появится с опережением Д-Ь ( --. ) -Т - X д-t -10--11Ь J- 0.К. Так как число К обычно требуется , , то At 2. , т, а. в любом случае максимальное опережение не , превышает величиныТо/1. Максимальное запаздывание может определиться для условия проведения коррекции при минимально необходимом значении ЛМ, т. е. при ДК| i-K/2 В этом случае произойдет задержка на время TQ и импульс появится на выходе с опозданием , л4 Т - ° ЧЛк fo o-aЕсли же ,то mod . е. максимальное запаздывание не превью Следовательно, неравномерность следования импульсов умножения не превысит tTo/2. В отличие от прототипа, в предлагаемом умножителе поступает на его выход через элемент ИЛИ 10 и вьшолняет все служебные функции (сброс, управление) импульс не со входа умножителя, а с выхода схемы привязки 17. Импульс формируется следующим образом. Как только на второй вход схемы привязки 17 приходит очередной импульс умножаемой частоты, то на ее выход про пускается один, первый с этого момента импульс из последовательности импульсов тактового генератора 1, поступающий на первый вход схемы. Для синхронизирования и привязки последнего выходного импульса к концу периода умножаемой .част ты импульсы с выхода схемы 5 сравнени поступают на счетный вход делителя 8 частоты с коэффициентом К. Если на сче ный вход делителя 8 частоты успело по- ступить К импульсов, а период умножаемой частоты еще не окончился то сигнал с выхода делителя 8 закрывает через тр гер 9 элемент И 7 и прекращает подачу импульсов на выходную шину умножителя Таким образом, рассмотренный умножитель позволяет по сравнению с прототипом получить выходную последовательность импульсов, все импульсы которой жестко привязаны к импульсам тактовой частоты, а также уменьшить неравномерность следования выходных импульсов и повысить точность умножения., .Формула изобретения Умножитель частоты следования перио дических импульсов, содержащий генера- 9 4 тор тактовых импульсов, первый и второй делители частоты, первый и второй счетчики, первый, второй и третий регистры, сумматор, блок синхронизации, схему сравнения, триггер, первый и второй элементы И и элемент ИЛИ, причем выход генерэатора тактовых импульсов соединен с первым входом второго элемента И, .информационным входом блока синхронизации и информационным входом первого делителя частоты, выход которого соединен со счетным входом первого счетчика а вход установки в ноль - с управляющими входами первого и второго регистров, с входами установки в ноль первого и второго счетчиков, второго делителя частоты и третьего рзегистра, с входом установки в единицу триггера и с первым входом элемента ИЛИ, разрядные выходы первого счетчика соединены соответственно с информационными входами первого регистра, а выходу последнего - соответственно с первыми разрядными входами схемы сравнения, вторые разрядные входы которой соответственно соединены с разрядными выходами второго счетчика, а выход - с входами установки в ноль второго счетчика р блока синхронизации, с управля1ощим входом третьего регистра, с информационным входом второго делителя частоты и с первым входом первого элеменг та И, второй вход первого элемента И соединен с прямым выходом триггера, а выход первого элемента И - со вторым вхрдом элемента ИЛИ, выход которого является выходом умножителя, выход блока синхронизации соединен со вторым входом второго элемента И, выход которого соединен со счетным уходом второго счетчика, разрядные выходы первого делителя частоты соединены соответственно с информационными входами второго регистра, выходы которого соединены соответственно со старшими разрядами информационных входов первого сумматора, младшие разряды информационных вход cm последнего соединены соответственно с информационными выходами третьего регистра, отличаюц1ийся тем, что, с целью привязки импульсов к импульсам тактовой частоты и повьпиения точности умножения, в него введены дешифратор, блок привязки и второй сумматор,.причем управляющий вход дешифратора соединен с выходом схемы сравнения, информационные входы дешифратора соединены соответственно с выходами двух старших и знако- вого разрядов второго сумматора и с информационными входами третьего регистра, управляющий выход дешифратора соеди нен с управляющим входом блока синхронизации, а выходы дополнительного кода коэффициента умножения, записанного в дешифраторе, соединены соответственно с младшими разрядами информационных входов второго сумматора, старшие разряды информационных входов которого соединены соответственно с выходами первого сумматора, выход генератора тактовых .импульсов соединен с управляющим вхо994 дом блока привязки, выход которого соединен с входом установки в ноль первого делителя частоты, а информационный вход является входом умножителя. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 576658. кл. Н 03 К 5/О1, 1976. 2.Авторское свидетельство СССР по заявке № 2806947/18-24, кл. G06f 7/68, 1979 Тпрототип).

бь/jro f

Ф1/г.