Цифровой умножитель частоты Советский патент 1982 года по МПК G06F7/68 

(5) ЦИФРОВОЙ УМНОЖИТЕЛЬ .ЧАСТОТЫ,

1

Изобретение относится к автоматике, контрольно-измерительной и вычис-i лительной технике и монет быть использовано, в частности, для формирования сетки опорных сигналов в устройстве проверки преобразователя кодов.

Известен дискретный умножитель частоты, содержащий два генератора опорных частот, генератор переменной частоты, два счетчика импульсов, запоминающее устройство, блок сравнения кодов, буферное устройство, селектор режимов работы 01 .

Недостатками такого умно ; ителя частоты являются низкая точность преобразования, обусловленная отсутствием коррекции выходного сигнала, а сравнительная слок ность конструкции, обусловленная наличием блока сравнения кодов.

Известен дискретный умножитель частоты, содержащий два генератора опорных частот, два счетчика импульсов, блок памяти, устройство сравнения кодов, буферный блок, дифференцирующий блок и элемент ИЛИ, Введение дифференцирующего блока и элемента ИЛИ повышает точность умножения путем синхронизации выходного сигнала входным сигналом И.

f eдocтaткaми этого умножителя частоты являются ограничение диапазона изменения коэффициента умножения только целыми числами вследствие синхронизации выходного сигнала умножители входным сигналам, недостаточная точность, обусловленная коррекцией лишь одного периода выходного сигнала за период входного си1- нала и относительная сложность конструкций, обусловленная наличием устройства сравнения кодов.

Наиболее близким к предлагаемому является цифровой умножитель частоты, содержащий два делителя частоты, генератор опорной частоты, два счетчика, регистр, дешифратор нуля. два элемента И., причем выход генера тора опорной частоты соединен с информационным входом первого делителя частоты, выход которого соединен с счетным входом первого счетчика, выходы разрядов которого соединены входами разрядов регистра, выходы разрядов которого соединены с управ ляющими входами второго делителя частоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго счетчика, выхо|ДЫ разрядов которого соединены с входами дешифратора нуля, прямой и инверсный выходы которого соединены с первыми выходами первого и вто рого элементов И соответственно, вход цифрового умножителя частоты соединен с входом записи регистра, установочными входами первого и вто рого счетчиков и входом выдачи разрядных, значений первого делителя частоты, при этом второй делитель частоты содержит счетчик, схему сра нения и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты и соединен с выходом цифрового умнЬжителя частоты, а второй выход соединен с вторыми входами первого и второго элементов И, выхо генератора опорной частоты соединен с счетным входом счетчика второго делителя частоты, который является информационным входом второг делителя частоты, выходы разрядов счетчика второго делителя частоты с динены с входами первой группы схем сравнения, входы второй группы кото рой соединены с управляющими входами второго делителя частоты, выжбд схемы сравнения подключен к входу буферного формирователя импульсов, выходы первого и второго,элементов соединены с входами установки счетч ка второго делителя частоты в состо ние О и -1 соответственно 31. Недостатком этого цифрового умно жителя частоты является его сложнос связанная со сложностью использования в нем довольно специфичного второго делителя частоты. Цель изобретения - упрощение цифрового умножителя частоты. Пос авленная цель достигается тем, что цифровой умножитель частот содержащий два делителя частоты, .ге нератор опорной частоты, два счетчи ка, регистр, дешифратор нуля, два элемента И, причем выход генератора опорной частоты соединен с информационным входом первого делителя частоты, выход которого соединен с счетным входом, первого счетчика, выходы разрядов которого соединены с входами разрядов регистра, выходы разрядов которого соединены с управляющими входами второго делителя частоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого соединены с входами дешифратора нуля, выход которого -соединен с первым входом первого элемента И, вход цифрового умножителя частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты и соединен с выходом цифрового умножителя частоты, дополнительно содержит .О-триггер, элемент ИЛИ, а второй делитель частоты содержит дешифратор нуля и группу элементов И, первые входы которых соединены с управлякщими входами второго делителя частоты, вторые .входы - с вторым выходом буферного формирователя импульсов второго делителя частоты, выходы разрядов которого соединены с входами дешифратора нуля второго делителя частоты, выход которого соединен с входом буферного формирователя импульсов второго делителя частоты, информационный вход которого соединен со счетчиком второго делителя частоты, выход дешифратора нуля соединен с информационным входом D-триггера, выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом О-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами Элемента ИЛИ, выход которого соединен с информационным входом второго делителя частоты, выход которого соединен с нулевым установочным входом D-rpni- гера. На фиг.1 показана структурная схема цифрового умножителя частоты на фиг.2 - диаграмма его работы. Цифровой умножитель частоты содержит делитель 1 частоты, выполненный на основе цифрового счетчика импульсов с переполнением, счет чик 2, регистр 3, D-триггер Ц, счетчик 5, дешифратор 6 нуля, элемент И 7, элемент ИЛИ 8, элемент И 9, генератор 10 опорной Частоты и делитель 11 частоты, содержащий счетчик 12, дешифратор 13 нуля, бу ферный формирователь 1 импульсов и группу элементов И 15. Вход 1б цифрового умножителя ма тоты соединен с входом записи регистра 3, установочными входами счетчиков 2 и 5 и .входом выдачи разрядных значений делителя 1 чассчетному входу счетчика 2, выходы разрядных значений которого подключены к входам разрядов регистра 3, выходы разрядов которого подклю чены ко входам элементов И 15, являющихся управляющими входами делителя 11 частоты. Другие входы эл ментов И 15 соединень с выходом ф мирователя 1, другой выход которо является выходом делителя частоты соединен с выходом 17 цифрового ум жителя частоты и с нулевым установ ным входом D-триггера Ц, тактовый вход которого подключен к выходу генератора 10 и входам элементов И 7 и 9. Другой вход элемента И 7 соединен с выходом дешифратора 6 и информационным входом D триггера k, выход которого подключен к другому входу элемента И 9 и счетном входу счетчика 5 входы разрядов которого соединены с выходами разрядов делителя 1 частоты, счетный вход которого соединен с выходом генератора 10. Выходы элементов И 7 и 9 подключены к входам элемента ИЛИ 8, выход которого соединен со входом счетчика, выходы разрядов которого подключены к входам дешиф ратора 13, выход которого подключе КО входу формирователя k, Цифровой умножитель частоты работает следующим образом. .На ВХОД умножителя поступают сиг- 55 налы в виде узких импульсов (фиг.2,а). При этом обнуляется счетчик 2, а также происходит перенос кода, сфор36мировавшегося в счетчике 2 ранее, в регистр 3, а кода, образующегося в делителе 1, в счетчик 5. В счетчике 2 формируется код, пропорциональный периоду входного сигнала, при этом опорным сигналом для счетчика 2 служат импульсы, проходящие с генератора 10 через делитель 1 (фиг.2). Счетчик 12 работает на вычитание по сигналу, поступаюи1ему «а его счетный вход с выхода элемента ИЛИ 8. При образовании в сметчике 12 нулевой кодовой комбинации дешифратор 13 вырабатывает сигнал, который через формирователь I поступает на входы элементов И разрешая запись кода из регистра 3 в счетчик 12. При наличии в счетчике 5 ненулевого кода, пропорционального ошибке измерения периода входного сигнала счетчиком 2, с выхода дешифратора 6 на вход элемента И 7 и информационный вход О-триггера ( поступает сигнал запрета (фиг.2,в), прохождения импульсов генератора 10 на счетный вход счетчика 12. Первый импульс, поступающий с Q 3 синхронизации D-триггера , устанавливает его в такое состояние,что его выходной сигнал (фиг.2,г), поступающий на вход д разрешает прохождение импульсов генератора 10 (фиг.2,д) через элементы И 9 (фиг.2,е), ИЛИ 8 (фиго2,ж) на счетный вход счепчика 12. При этом происходит считывание установленного в нем ранее кода до нулевой кодовой комбинации. Это состояние фиксируется дешифратором ,13. В счетчике 12 по разрешаюи ему сигналу дешифратора 13 вновь уста навливается код, хранящийся в регистре 3. Сигнал с выхода дешифратора 13 поступает также через формирователь 1А на установочный вход D-триггера Ц, который устанавливается в противоположное состояние и вырабатывает сигнал низкого уровня (фиг.2,г),поступающий на элемент ИЛИ 9 и запрещаю1чий прохождение одного импульса генератора 10. Этот перепад напряжения фиксируется также счетчиком 5, работа которого организована на вычитание, соответственно код последнего уменьшается на единицу (фиг.2,з). Таким образом, код в счетчике 5 уменьшается на единицу при формировании каждого выходного импульса (фиг.2,и) умножителя до тех пор, пока в нем не образуется нулевая кодовая комбинация, а период выходного сигнала умножителя увеличивает ся на дискрет сигнала генератора 10 за счет запрета прохождения одного импульса (фиг.2,к) сигнала последне го за цикл работы счетчика 12. При образовании в счетчике 5 нулевой кодовой комбинации дешифратор 6 вырабатывает сигнал (фиг.2,в) разрешения прохождения импульсов генератора 10 через элементы И 7 (фиг.2,л) и ИЛИ 8 (фиг.2,ж) на счет ный вход счетчика 12. При этом Бтриггер k остается в состоянии (фигс2,г) соответствующем запрету прохождения импульсов генератора 10 через элемент И 9 (фиг.2, е). По поступлении очередного импульса входного сигнала, частота которого подлежит умножению, процесс повторяется. Коэффициент умножения предлагаемого умножителя частоты определяется коэффициентом деления делителя 1 частоты. Из диаграммы (фиг.2) еледует, что число корректируемых периодов выходного сигнала за период входного сигнала определяется изменяющейся величиной погрешности его измерения. Благодаря этому вели чиИа суммарного фазового набега в выходном сигнале, обусловленная дан ной погрешностью, уменьшается в N+1 раз, где N - коэффициент умножения. По сравнению с известным упрощае ся выполнение делителя 11 частоты, так как вместо достаточно сложной многоразрядной схемы сравнения исгюльзуется группа элементов И. Формула изобретения Цифровой умнок итель частоты, содержащий два делителя частоты, генератор опорной частоты, два счет чика, регистр, дешифратор йуля, два элемента И, причем выход генератора опорной частоты соединен с информационным входом первого делителя частоты, выходкоторого соединен с счетным входом первого счетчика, выходы разрядовкоторого соединены с входами разрядов регистра, выходы разрядов которого соединены с уНравлякядими входами второго делителя частоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого соединены с входами дешифратора нуля, выход которого соединен с первым входом первого элемента И, вход цифрового умножителя частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты и соединен с выходом цифрового умножителя частоты, о т л и ч а ю. щ и йс я тем, что, с целью упрощения, цифровой умножитель частоту) содержит D-триггер, элеменгы ИЛИ, а второй делитель частоты содержит дешифра-тор нуля и группу элементов И, первые входы которых соединены с управляющими входами второго делителя частоты, вторые входы - с вторым выходом буферного формирователя импульсов второго делителя частоты, выходы разрядов которого соединены с входами дешифратора йуля второго делителя частоты , выход которого соединен с входом буферного формирователя (мпульсов второго делителя частоты, информационный вход которого соединен со счетчиком второго делителя частоты, выход дешифратора нуля соединен с информационным входом D-триггера, выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом D-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с информационным входом второго делителя частоты, выход которого соединен с нулевым устайовочным входом О-триггера. Источники информации, принятые во внимание при экспертизе 1 Патент США ГГ 379856А, кл.ЗЗЬ 1Л, опублик.197. 2.Авторское свидетельство СССР № 684709, кл. Н 03 В 19/00, 1977. 3.Авторское свидетельство СССР № 790099, кл. Н 03 В 19/00, 1978 frjpoTOTMn) .