Групповой приемник сигналов управления и взаимодействия с адаптивной дифференциальной импульсно-кодовой модуляцией Советский патент 1993 года по МПК H04Q1/457 

Изобретение относится к технике электросвязи и предназначено, в частности, для приема сигналов управления и взаимодействия, передаваемых в составе группового 16-канального цифрового потока 512 кБит/с с адаптивной дифференциальной импульс- но-кодовой модуляцией (АД И КМ).

Цель изобретения - повышение помехоустойчивости приема и упрощение устройства путем сокращения числа решающих узлов.

На чертеже изображена функциональная схема предложенного устройства.

Групповой приемник сигналов управления и взаимодействия с адаптивной дифференциальной И КМ (АД И КМ) содержит согласующий блок 1, первый 2 и второй 3 блоки оперативной памяти, коммутатор 4

адресов, задающий генератор 5, формирователь 6 опорных последовательностей, коррелометр 7, сумматор 8 синусной составляющей сигнала, сумматор 9 косинусной составляющей сигнала, вычислительный блок 10, компаратор 11 кода порога, решающий блок 12, элемент 13 ИЛИ и регистр 14.

Групповой приемник сигналов управления и взаимодействия с АДИКМ работает следующим образом. Цифровой поток 512 кБит/с, образованный при объединении 16 индивидуальных АДИКМ-потоков 32 кБит/с, поступает на входы данных (D1-D4) согласующего блока 1 в параллельном 4- разрядном двоичном коде, отображающем значение текущего отсчета сигнала очередного канала. Квантованные АДИКМ-отсчеты каждого канала пропорциональны величине

СО

ю

Ч)

ю о

производной (крутизне) сигнала в моменты взятия пробы с частотой дискретизации fue - 8 кГц. При этом первый (старший) разряд слова (61-D4) отображает знак произ- водной. а три младших разряда пропорциональны модулю в коде (1-2-4). Вес Н младшего разряда, или шаг квантования производной, автоматически устанавливаетсявАДИКМ-кодерепропорциональным максимальной (пиковой) крутизне сигнала. Благодаря адаптации шага число двоичных разрядов на отсчет сигнала удается сократить вдвое по сравнению с 8-разрядным нелинейным ИКМ-кодом. Соответственно вдвое снижается скорость передачи и полоса частот сигнала (32 кБит/с для АДИКМ, 64 кБит/с на канал для И КМ) при сохранении высокого качества передачи речи.

Сигналы набора номера передаются суммой двух гармонических колебаний ко: дом 2 из 6 из ряда частот 700, 900, 1100, 1300, 1500 и 1700 Гц. Кроме двухчастотных сигналов необходимо распознавать одноча- стотные типа Ответ станции (зуммер) 425 Гц, Контроль сети 700 Гц, Автоматическое обнаружение номера 500 Гц, а также любой одкочастотный сигнал из ряда 700- 1700 Гц. Все эти сигналы могут иметь отклонения частот от номинала в пределах ±15 Гц (зуммер в пределах ± 25 Гц) и колебаться по уровню в диапазоне -30 - 6 дБмО. Перекос уровней двухчастотных сигналов набора номера может достигать р 5 дБ. Длительность знака набора номера может изменяться а пределах Тзн ш 30-70 мс, причем соседние знаки могут следовать как с интервалом ( так и безынтервальным пакетом, моменты смены знаков случайны и неизвестны на приеме.

Поскольку в АДИКМ-кодере сигналы подвергаются операции дифференцирования, в выходном цифровом потоке сигналы меньшей крутизны (yi Ai i) подавляются на фоне сигналов большей крутизны (уа А2 ajz) в соотношении частот

(№2 ) даже при равенстве амплитуд

(Ai АЗ) на входе кодера. С учетом возможного перекоса уровней р « 5 дБ на входе

АДИКМ-кодера в пользу составляющей выд«

сшей частоты (-jjr 1.8) ожидается ослабление низкочастотной компоненты в 4 разе и более. Степень этого ослабления существенно зависит от того, каков разнос частот AF (Fa FH) низкочастотного сигнала FM по отношению к высокочастотному Fa в составе двухчастотного знака набора номера. Если разнос мал ( ДР . 200-400 Гц), подавление составляющей Рн АДИКМ-Кодером относительно невелико и порог приема сигнала FH может быть повышен. В противном случае, при ДР 600-1000 Гц, порог приема низкочастотной компоненты сигнала нужно понизить.

Таким образом, к моменту обработки НЧ-компоненты сигнала необходимо иметь

информацию о приеме (неприеме) всех ВЧ- составляющих на частотах F FH, что позволит адаптировать порог приема составляющей FH no результатам анализа предшествующих компонент сигнала.

Для коррекции характеристики АДИКМ- кодера (при цифровой обработке потока до АДИКМ-декодера) необходимо обеспечить подъем уровня нижних частот. Это можно сделать путем рационального выбора формы последовательностей, поступающих на опорные синусные и косинусные входы коррелометра 7 с выходов формирователя б опорных последовательностей.

Последовательности прямоугольного

синуса и косинуса (знаковые функции) обрабатываемых частот 425-1700 Гц обеспечивают максимальный полезный эффект на выходах коррелометра 7, однако одновременно растут уровни перекрестных помех

на частотах 2F - FK I, |2FK - Ft I при передаче двухчастотного сигнала Ft. F. Если ДР - I Fi - FK l 600-1000 Гц, перекрестные помехи выходят за пределы спектра двухчастотного сигнала и не представляют

опасности. В то же время при ДР 600 Гц НЧ-компонента FH сильно ослабляется на фоне ВЧ-компоненты FB, и применение прямоугольной опоры при обработке составляющей FH позволяет обеспечить ее подъем на

выходе коррелометра 7. Этот подъем пропорционален эффективному значению опорной функции и составляет порядка 3 дБ по сравнению с опорой трапецеидальной формы. Достоинством трапецеидальной

опорной функции является минимум перекрестных помех благодаря близости формы трапеции к синусоиде. Построив формирователь 6 опорных последовательностей на основе РПЗУ, несложно запрограммировать его по нужному закону для каждой из восьми обрабатываемых частотных составляющих сигнала.

Выбор вида опоры осуществляется с первого выхода решающего блока 12 по результатам анализа предшествующих частотных компонент сигнала.

Для синхронизации устройства на входы задающего генератора 5 подаются импульсы тактовой fT - 2048 кГц и цикловой тц 8 кГц синхронизации.

Время существования четверки данных (D1-D4) на входах согласующего блока 1

4

составляет т 7.8 мкс, всего за вре-

мя цикла Тц 1/fu - 125 мкс проходит по одной четверке данных, по каждому из 16 каналов.

За время t информация о величине АДИКМ-отсчета данного канала записывается по соответствующему адресу первого (2) либо второго (3) блока оперативной памяти, работающего на данном интервале в режиме записи. Одновременно из другого блока оперативной памяти совершается считывание ранее записанной туда информации на сигнальные входы коррелометра 7. Противофазная смена режимов записи/считывания первого 2 и второго 3 блоков оперативной памяти обеспечивается соответственно с первого и второго выходов задающего генератора 5.

Совмещенные входы/выходы данных первого 2 и второго 3 блоков оперативной памяти обслуживаются с помощью шинных формирователей с третьим Z-состоянием в составе согласующего блока 1.

Коммутатор 4 адресов, управляемый с первого выхода задающего генератора 5 синхронно со сменой режимов записи/считывания обоих блоков оперативной памяти, обеспечивает нужную последовательность смены кодов на адресных входах блоков 2 и 3 оперативной памяти. При этом запись чет- верок-данных-(D1-D4) в выбранное ОЗУ происходит в реальном масштабе времени по мере поступления информации, т.е. первые отсчеты сигналов всех М 16 каналов записываются в первые М адресов ОЗУ, вторые отсчеты - в следующие М адресов и т.д.

Считывание же информации из другого ОЗУ (блока оперативной памяти 2 или 3) на сигнальные входы коррелометра 7 происхо- дит в другой последовательности. Сначала N раз (N 8 - число частотных составляющих сигнала) считываются все ранее записанные К (тц шТа) отсчетов первого канала, затем К отсчетов второго канала и т.д., где Та - время анализа, или продолжительность записанного в ОЗУ отрезка группового цифрового АДИКМ-потока. Если запись отсчетов данного канала происходит с частотой тц, то считывание идет с частотой fC4 {M -N) f4, т.е. в (М -NJ раз более высокой. При М 1024 кГц.

Подобная организация режимов работы первого 2 и второго 3 блоков оперативной памяти позволяет при многоканальной записи информации вести последовательную обработку сигнала в режиме считывания. Этим достигается упрощение схемы устройства ценой повышения скорости обработки информации с частотой fC4. Последовательная обработка каждой из N частот сигнала позволяет в N раз сократить число блоков 6 -13, т.е. практически почти в п раз снизить обьем оборудования. Кроме того, последовательная обработка N частот позволяет повысить помехоустойчивость приема низкочастотных компонента сигнала благодаря использованию предшествующих результатов анализа высокочастотных компонент, что недостижимо при одновременной параллельной обработке всех N частот.

М-канадьная запись и одноканальное считывание информации упрощает алгоритм работы устройства, которое превращается, по существу, в одноканальное с увеличенной в М раз скоростью обработки информации.

В коррелометре 7 происходит перемножение (с весом 1 /7) с учетом знака двоичных кодов АДИШ-отсчетов на двоичные коды синусных и косинусных последовательностей с выходов формирователя 6 опорных последовательностей:

Пзг

1

Sex) SoSI,

Пс j SBX) -SoCi,

где SBxi - входная последовательность АДИКМ-отсчетов;

SoSi - опорная синусная последовательность;

SoQ опорная косинусная последовательность.

к . к

Накопление У Hsi иТ Па путем сум-.

1-1

мирования К 4-разрядных кодов П$| и Па соответственно в сумматоре 8 синусной составляющей сигнала и сумматоре 9 косинусной составляющей сигнала в течение времени анализа Та позволяет получить на входах вычислительного блока 10 оценку взаимной корреляции функции SBx и SoS, SoC на данной частоте:

1 Та

Rs т /S8X -SoS dt,

ax SoC dt.

При SBX SoS или Sex SoC

1

Та

RS,C 4/ 5вх2й1 4-Та-иэфф , о

где УЭФФ - эффективное значение входного сигнала. Если

у2лах Та подряд удается отсеять моменты

SBX Um sin ft)t, RS.C- T T 1смены знака и повысить помехоустойчигде Um - амплитудное значение входного вость приема-двухчастотного сигнала набосигнала.Ра н°меРа

Таким образом, выходные коды сумма- 5с выходов вычислительного блока 10

торов 8 и 9 имеют видкод R взаимной корреляции сигнала и опорк. оных функций подается на первую группу

ps «- у nsi 4 К -Ty sln -,входов компаратора 11 кода порога. Если

I г . код RS с выхода сумматора 8 синусной сок1 Un 10 ставляющей сигнала, код Re с выхода сумRe 1 2) ci K -g-cos p ,матора 9 косинусной составляющей сигнала

1 1оолибр код R с выхода вычислительного блока

где ф- фазовый сдвиг между SBx и S0s;10 имеют единицу в старшем разряде (128),

К тц Та - число АДИШ-отсчетов за то с помощью элемента 13 ИЛИ по его пер- время анализа Та.15 вому, второму либо третьему входам приниФактически вместо амплитуды сигнала мается решение о приеме данной частотной Um следует подставлять в выражения для , компоненты. При этом импульс с выхода Rs, Re модуль максимального АДИШ-кода, элемента 13 ИЛИ поступает на вход данных изменяющегося в пределах ± 7. Благодаря регистра 14, и по тактовому импульсу с чет- адаптации шага кодера к крутизне сигнала 2Ј) вертого выхода задающего генератора 5 ин- в широком диапазоне значений у - О) Um, формация о приеме записывается в регистр независимо от частоты и уровня одночастот- 14 и одновременно поступает на информа- ного сигнала, имеют v ционные входы решающего блока 12. На его

Rs Ј 7 sinp , Re Ј 7 COSp: адресные входы (1-2-4) с выходов зздающе- . ,. 25 го генератора 5 подается двоичный код но. )мера обрабатываемой частоты, начиная с

Неравенства (1) превратятся в равенст- максимальной FI - 1700 Гц и кончая мини- ва при перегрузках АДИШ-кодера, когда мальной Fe 425 Гц, сигнал на его выходе становится трапецеидальным с амплитудой Um - 7. Поскольку Зо На кодовых выходах решающего блока фаза р случайна и неизвестна, необходима п построенного на основе РПЗУ. выраба- обработка как синусной, так и косинусной тывается адаптивный код порога с учетом составляющих сигнала.информации о всех ранее принятых (неприВычисяительный блок 10 на основе .нятых) частотных составляющих сигнала РПЗУ выполняет операцию вида35 данного канала. Код порога, подаваемый на

R VR2 i R2°S- -7. . (2)вторую группу входов компаратора 11 кода

Rs + RC 2порога, сравнивается с кодом R с выходов

Код на выходе вычислительного блока младших разрядов вычислительного блока 10 не зависит от фазы р сигнала и опреде- m Если порог превышен, с выхода компа- ляется только взаимной корреляцией R сиг- 4Q ратора 11 кода порога на вход элемента 13 нала и опорных функций. При несовпадении или ПОСтупает импульс, свидетельствую- частот сигнала и опорных функций значения щий 0 приеме „„ частотной К0мпонен- Rs.Rc и R стремятся к нулю при условии, что ты сигнала. Информация записывается в в интервале анализа Та укладывается целое регистр 14 и подается на информационные число периодов сигнала. Для частот сигна- 45 входы решающего блока 12. По первому вы- лизации, указанных выше (кроме Р 425Гц), ходу решающего блока 12 к моменту начала этому условию удовлетворяет Та мин -10 мс, обработки очередной частотной составляга- K-fi, . Выбор-.Тв- Юме обеспечивает щей сигнала возникает информация о фор- минимум помех на соседних частотах и в то ме опорных последовательностей же время позволяет за время Тниа - 30 мс 50 (например 1 - прямоугольные, 0 - трапеце- самой короткой посылки дважды подтвер- идальные). Эта информация поступает на дить прием сигнала. Такое подтверждение опорный вход формирователя бопорных по- необходимо при следовании знаков набора следовательностей, на выходах которого номера безынтервэльным пакетом. В ми- возникают потоки четырехразрядных кодов менты смены знаков, случайные и независи- 55 синусной и косинусной компонент очеред- мые от Та, возможен ошибочный прием ной обрабатываемой гармонической состав- из-за попадания в интервал Та конца пред- ЛЯющей, при смене i - 1,2,...,К кодов на шествующего и начала последующего двух- входах формирователя 6 опорных последо- частотногознака.Двойным вательностей с адресных выходов задающеподтверждением приема на двух интерва- го генератора 5.

В идентичных сумматорах 8 и 9 синусной и косинусной составляющих сигнала происходит алгебраическое суммирование К. f4 -Та 80 четырехразрядных двоичных кодов. Каждый из сумматоров 8 и 9, постро- енный по стандартной схеме, содержит 4- разрядный сумматор кода, параллельный 4-разрядный регистр и счетчик импульсов с выхода переполнения Р1 сумматора. Запись кода в регистр происходит тактовыми импульсами с третьего выхода задающего генератора 5. Сброс сумматоров 8 и 9 в нуль в момент начала обработки очередной частотной компоненты происходит с четвертого выхода задающего генерато- ра 5, одновременно осуществляется запись предшествующей информации в регистр 14,

В момент окончания обрабртки всех восьми частотных составляющих сигнала на втором выходе решающего блока 12 появляется информация о том, принят ли двухча- стотный сигнал (логическая 1) или одночастотный, трехчастотный, отсутствие сигнала (логический О). Эта информация по девятой выходной шине устройства поступает в сопряженную с приемником специализированную ЭВМ. которая управляет коммутационным оборудованием электронной АТС.

Одновременно по первым восьми выходным шинам устройства в ЭВМ подается инфррмэция о принятых сигналах управления и взаимодействия в составе АДИКМ-по- тока данного канала.

Сигналы готовности к выдаче информации и номера канала, по которому она при- нята. передаются в ЭВМ импульсами тактовой и цикловой синхронизации по десятой и одиннадцатой выходным шинам со- ответственно с пятого и шестого выходов задающего генератора 5.

По окончании интервала обработки Та вся ранее записанная во втором блоке 3 оперативной памяти информация оказыва- ется считанной, а в первый блок 2 оперативной памяти за это время записывается отрезок Та новой информации. По входам записи/считывания с первого и второго выходов задающего генератора 5 режимы ра- боты обоих ОЗУ меняются на противоположные.

Одновременно с выходов коммутатора 4 адресов сетки частот на адресных входах блоков 2 и 3 оперативной памяти меняются местами так, что в блок 3 оперативной памяти начинается многоканальная запись, а из блока 2 оперативной памяти - одноканаль- ное считывание информации. Необходимые

сетки частот, начиная от тмакс (М -N) тц и

кончая fMMH л ч-- , вырабатываются в зада- 4 а

ющем генераторе 5 путем синхронного деления частоты тактовых импульсов fT 2048 кГц на его первом входе. Цикловая синхронизация устройства достигается за счет импульсов fi; - 8 кГц на втором входе задающего генератора 5 путем сброса в нуль с периодом Тц 1/fM счетчиков импульсов (f fij в составе задающего генератора 5.

На последующих интервалах Та все вышеописанные процессы в схеме приемника повторяются аналогично предыдущему.

Информация на первых девяти выходных шинах приемника по очередному каналу появляется в момент прохождения

заднего фронта импульсов FT т- 1.6 кГц.

а

которая определяет смену номеров М обрабатываемых каналов, и удерживается в течение времени обработки первой частотной компоненты последующего канала

1 J Та

АТ

TvTTF

Затем в течение осМ -N

тавшегося времени Т (N-1) AT, пока не закончится обработка всех N частотных компонент сигнала, информация по первым девяти шинам не выдается.

По десятой выходной шине приемника в устройство сопряжения с ЭВМ поступают импульсы тактовой частоты FT длительностью AT, свидетельствующие о готовности к выдаче информации по очередному каналу.

По одиннадцатой выходной шине приемника выдаются импульсы цикловой частоты Рц 1/Та, по заднему фронту которых фиксируется момент начала обработки первого из М каналов.

Предложенный цифровой групповой приемник сигналов управления и взаимодействия с адаптивной дифференциальной импульсно-кодовой модуляцией (АДИ КМ) на 16 каналов выполнен на 32 корпусах цифровых интегральных микросхем ТТЛШ и КМОП-структуры, серий К1533 (К555), К561, К537 и К573. Плата приемника потребляет от источника питания En +5B ±5%, ток }л «320 мА.

Формул а изобретени я .

Групповой приемник сигналов управления и взаимодействия с адаптивной диффе- ренциальнойимпульсно-кодовой

модуляцией, содержащий последовательно соединенные задающий генератор, коммутатор адресов и блок оперативной памяти, а также формирователь опорных последовательностей, входы которого соединены с адресными выходами задающего генератора, сумматоры синусной и косинусной составляющих сигнала, компаратор кода порога, регистр и вычислительный блок, отличающийся тем, что, с целью повышения помехоустойчивости и упрощения устройства путем сокращения числа решающих узлов, в него введены согласующий блок, второй блок оперативной памяти, коррелометр, элемент ИЛИ и решающий блок, при этом выходы согласующего блока соединены с сигнальными входами-выходами первого и второго блоков оперативной памяти и с сигнальными входами коррелометра, опорные синусные и косинусные входы которого соединены с одноименными выхода- миформирователяопорных

последовательностей, первый и второй выходы задающего генератора соединены соответственно с входами записи-считывания первого и второго блоков оперативной памяти, адресные входы которых соединены с соответствующими выходами коммутатора адресов, синусные и косинусные кодовые выходы коррелометра соединены соответственно с входами сумматоров синусной и косинусной составляющих сигнала, входы синхронизации и сброса которых соединены между собой и подключены соответственно к третьему и четвертому выходам задающего генератора, выходы старших разрядов выходных кодов сумматоров синусной и косинусной составляющих сигнала соединены соответственно с первым и вторым входами элемента ИЛИ, выход знакового разряда и выходы группы младших разрядов выходных кодов сумматоров синусной и косинусной составляющих сигнала соединены с соответствующими входами вычислительного блока, выходы младших разрядов выходного кода которого соединены с первой группой входов компаратора кода порога, выход которого и выход старшего разряда выходного кода вычислительного блока через элемент ИЛИ соединены с входом данных регистра, тактовый вход которого соединен с четвертым выходом задающего генератора, другие выходы которого

соединены с первой группой входов решающего блока, вторая группа входов которого соединена с соответствующими выходами регистра, первый выход решающего блока соединен с опорным входом формирователя

опорных последовательностей, а кодовые выходы решающего блока соединены с второй группой входов компаратора кода порога, причем входы данных согласующего блока являются входами четырехрэзрядного кода отсчета сигнала очередного канала, входы задающего генератора -соответственно входами последовательности импульсов тактовой и цикловой синхронизации устройства, выходами и выходами сигналов

тактовой и цикловой синхронизации которого являются выходы регистра и второй выход решающего блока и выходы сигналов тактовой и цикловой синхронизации задающего генератора.

- - -

5 §§§Ј§Ш

тпп

чЬ.и

5

Изобретение относится к технике электросвязи и предназначено, в частности, для приема сигналов управления и взаимодействия, передаваемых в составе группового 16-канального цифрового потока 512 кБйт/с с адаптивной дифференциальной импульсно-кодовой модуляцией . Цель изобретения - повышение помехоустойчивости и упрощение устройства путем сокращения числа решающих узлов. Приемник содержит согласующий блок, первый и второй блоки оперативной памяти, коммутатор адресов,- задающий генератор, формирователь опорных последовательностей, коррелометр, сумматор синусной составляющей сигнала, сумматор косинусной составляющей сигнала, вычислительный блок, компаратор кода порога, решающий блок, элемент ИЛИ и регистр. Данное устройство обеспечивает повышение помехоустойчивости приема за счет адаптации формы опорных последовательностей и порогов приема каждой очередной частотной составляющей по результатам анализа всех предшествующих. 1 ил. сл с