Устройство для деления Советский патент 1992 года по МПК G06F7/49 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах быстродействующих специализированных вычислительных машин.

Известно устройство для деления комплексных чисел, содержащее шесть умножителей, два делителя и три сумматора.

Недостатком данного устройства является сложность его реализации.

Известно устройство для умножения комплексного числа на комплексную константу, содержащее три блока умножения на константу, вычитатель и два сумматора, причем вход первого блока умножения на константу соединен с входом уменьшенного вычитателя и является входом действительной части числа устройства, вход мнимой части которого соединен с входом второго блока умножения на константу и входом вычитаемогр вычитателя, выход которого соединен с выходом третьего блока умножения на константу, выход которого соединен с первым входом сумматора, выход которого является выходом действительной части произведения устройства. выход вторргр блока умножения на константу .соединен с первым входом второго сумматора, выход которого является выходом мнимой части произведения устройства, выходы первого и третьего блоков умножения на константу соединены соответственно е вторыми входами первого и второго сумматоров.

Недостатком данного устройства являются ограниченные функциональные возможности, позволяющие только вычислять произведение комплексных чисел.

Наиболее близким по технической сущности к предлагаемому является устройство для деления, содержащее три блока умножения, два квадратора, пять сумматоров, два блока преобразования прямого кода в дополнительный и два блока деления, причем вход действительной части делителя устройства соединен с входом первого квадратора с первым входом первого сумматора и с вторым входом первого блока умножения, вход мнимой части делителя устройства соединен с входом второго квадратора, с вторым входом первого сумматора и вторым входом третьего блока умножения, вход действительной части делимого устройства соединен с первым входом второго сумматора и йходом первого преобразователя прямого кода в дополнительный, вход мнимой части делимого устройства соединен с вторым входом второго сумматора и с первым входом первого блока умножения, выход которого соединен с входом второго преобразователя прямого кода в дополнительный и с вторым входом пятого сумматора, выход которого соединен с первым входом второго блока деления, выход которого является выходом мнимой части результата устройства. В,ы- ход действительной части результата устройства соединен с выходом первого блока деления, первый вход которого сое0 динен с выходом четвертого сумматора, первый вход которого соединен с выходом второго блока умножения, первый вход которого соединен с выходом первого сумматора, выход второго сумматора соединен с

5 вторым входом второго блока умножения, выход первого квадратора соединен с первым входом третьего сумматора, второй вход которого соединен с выходом второго квадратора, выход третьего сумматора

0 соединен с вторыми входами первого и второго делителей, выход первого преобразователя прямого кода в дополнительный соединен с первым входом третьего блока умножения, выход которого соединен с вто5 рым входом четвертого сумматора, третий вход которого соединен с выходом второго преобразователя прямого кода в дополнительный.

Недостатком данного устройства явля0 ются ограниченные функциональные возможности, позволяющие производить толцко деление комплексных чисел.

Цель изобретения - расширение функциональных возможностей за счет выполне5 ния операции умножения комплексных чисел.

Поставленная цель достигается тем, что в устройство, содержащее три блока умножения, два блока деления и три сумматора,

0 причем вход действительной части первого операнда устройства соединен с первым входом первого сумматора, второй вход которого соединен с входом мнимой части первого операнда устройства и с первым

5 входом первого блока умножения, выход которого соединен с первыми входами второго и третьего сумматоров, вторые входы которых соединены с выходами второго и третьего блоков умножения соответственно, первый

0 вход третьего блока умножения соединен с выходом первого сумматора, выходы второго и третьего сумматоров соединены входами первого и второго блоков деления соответственно, выходы которых соедине5 ны с выходом мнимой и действительной частей частного устройства соответственно, дополнительно введены регистр, четыре коммутатора, два вычитателя и группа элементов И, вход действительной части второго опе- ранда устройства соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых соединены с выходом мнимой части второго операнда устройства, вход признака режима устройства соединен с управляющими входами первого и второго коммутаторов, выход первого коммутатора соединен с первым информационным входом, третьего коммутатора и входом уменьшаемого первого вычитателя, вход вычитаемого которого соединен с выходом второго коммутатора и вторым входом третьего блока умножения, вход мнимой части первого операнда устройства соединен с первым информационным входом четвертого коммутатора и первыми входами элементов И группы, вторые входы которых соединены с управляющими входами устройства, управляющими входами третьего и четвертого коммутаторов и входом разрешения записи регистра, выход которого соединен с входом делителя первого и второго блоков деления, информационный вход регистра соединен с выходом второго сумматора и выходом действительной части произведения устройства, выход третьего сумматора соединен с выходом мнимой части произведения устройства, вход действительной части первого операнде устройства соединен с входом уменьшаемого второго вычитателя. вход вычитаемого которого соединен с выходами элементов И группы, выход второго вычитателя соединен с вторым информационным входом третьего коммутатора и первым входом второго блока умножения, второй вход которого соединен с выходом третьего коммутатора, второй вход первого блока умножения соединен с выходом четвертого коммутатора, второй информационный вход которого соединен с выходом первого вычитателя.

Сущность изобретения заключается в организации с помощью введённых элементов операций делении и умножения комплексных чисел. °. :

Сравнение предлагаемого устройства с известными показывает, что вычитатели, коммутаторы, регистр, группа элементов И известны, однако при их введении в указанных связях с остальными элементами схемы в указанное устройстзо появляются новые свойства, позволяющие выполнить операцию умножения комплексных чисел.

На чертеже приведена структурная схема устройства.

Вычислительное устройство содержит коммутаторы 1 и 2, вычитатель 3, коммутаторы 4 и 5, блоки 6-8 умножения, сумматоры 9-11, группу 12 элементов И, второй вычитатель 13, блоки 14 и 15 деления, регистр 16, входы действительной 17 и мнимой 18 части второго числа, действительной 19 и мнимой 20 частей первого числа, вход 21 признака

режима, управляющий вход 22, выходы 23 и 24 действительной и мнимой частей произведения, выходы мнимой 25 и действительной 26 частей результата деления.

В устройстве умножение комплексного

числа A+J В на комплексное число C+jD выполняется по алгоритму, в котором действительная и мнимая части произведения являются результатами вычислений выражений соответственно A (C-D) + (A-B)-D и

В (C+D) + (А-В) -D.

Деление комплексного числа A+JB на комплексное число C+jD в устройстве выполняется по алгоритму, в котором действительная и мнимая части частного являются

результатами вычислений выражений соответственно

(В-А)-Р + (С + Р)-А

C2+D2 (8-А)-Р + (С-Р)-В

C2+D2

Значения чисел А, В, С и D поступают

на входы 17. 18, 19 и 20 соответственно.

Устройство работает следующим образом..

При выполнении операции умножения комплексных чисел на входе 21 признака

режима устанавливается уровень логического нуля, позволяющий передавать информацию с первых выходов коммутаторов 1 и 2. На входе 22 устанавливается уровень логической единицы, позволяющий передавать на выходы коммутаторов 4 и 5 информацию с их вторых входов. Таким образом, на выходе коммутатора - информация А, коммутатора 2 - В, вычитателя 3-(А-В), коммутатора 4 - А, коммутатора

5 - (А-В). На выходе сумматора 11 формируется значение (C+D), на выходе вычитателя 13-(C-D), так как единичный уровень сигнала на управляющем входе 22 разрешает прохождение информации D через

элементы И группы 12. На выходе блока б умножения формируется значение А х x{C-D), на выходе блока 7 умножения формируется значение Bx(C+D), на выходе блока 8 умножения - (A-B)xD, на выходе

сумматора 9 - Ax(C-D) + (A-B)xD. что является действительной частью комплексного числа и поступает на выходы 23 устройства.

На выходе сумматора 10 - Bx(C+D) + +(A-B)xD, что является мнимой частью комплексного числа и поступает на выход 24 устройства. При выполнении деления комплексных чисел на входе 21 устанавливается сигнал единичного уровня, разрешающий прохождение на выходы коммутаторов 1 и 2 информации с вторых входов, т.е. на выходе коммутатора Т устанавливается информация В, на выходе коммутатора 2 - А, на входе вычитателя 3 - (В - А). Первоначально на входе 22 устанавливается сигнал нулевого уровня, разрешающий прохождение на выход коммутаторов 4 и 5 информации с первых входов. Сигнал нулевого уровня на вторых входах элементов И группы 12 устанавливает на их выходах также информацию нулевого уровня, т.е. на выходе группы 12 - О, на выходе вычитателя 12 - (). на выходе коммутатора 4 - (), т.е. в блоке 6 умножения выполняется: С х С С2. На выходе коммутатора 5 устанавливается значение D, т.е. в блоке 8 умножения выполняется: D x xD D2 на сумматоре 9 формируется значение (С2 + D2), которое при переходе сигнала на входе 22 с нулевого в единичный уровень записывается в регистр 16. При установлении сигнала единичного уровня на входе 22 происходит заключительная часть операции деления комплексных чисел, На выходе сумматора 11 устанавливается значение (С + D), вычитателя 13 - (C-D), коммутатора 4 - В, коммутатора 5 - (В-А). На выходе блока 6 умножения формируется значение (C-D) x В, на входе блока 8 умножения - (C+D) х А, на выходе блока 7 умножения - (В-А) х D, на выходе блока 8 умножения - (C+D) x А, на выходе сумматора 9 - (C-D)xB+(B-A)xD, на выходе сумматора 10 - (B-A)xD+(C+D)xA, на выходе блока

..(В - A)xD + (С- 0)хВ

14 деления - , что я вC2+D2

ляется мнимой составляющей результата деления комплексных чисел.

На выходе блока 15 деления формируется результат вычисления

(В - A)xD Ч- ГС D)xA

лL-г-Л- - , что является деистС2 + D2

вительной составляющей результата деления комплексных чисел.

Таким образом, предлагаемое устройст во в сравнении с известным имеет большие функциональные возможности, заключающиеся в возможности выполнять операции умножения и деления комплексных чисел на одном устройстве. Предложенный алго- ритм деления комплексных чисел и устройство его реализации позволяют сократить объем оборудования при выполнении комплексного деления в сравнении с известными схемами. Запоминание промежуточных результатов в регистре позволяет осуществить выполнение на данном устройстве еще ряд функций, относящихся к операциям ум- ножения и деления, путем поочередного изменения информации на информационных входах устройства.

Формула изобретения

Устройство для деления, содержащее три блока умножения, два блока деления и три сумматора, причем вход действительной части первого операнда устройства соединен с входом первого слагаемого

первого сумматора, вход второго слагаемого которого соединен с входом мнимой части первого операнда устройства и с входом первого сомножителя первого блока умножения, выход которого соединен с

входами первых слагаемых второго и третьего сумматоров, входы вторых слзгаг емых которых соединены с выходами, второго и третьего блоков умножения соответственно, вход первого сомножителя третьего блока умножения соединен с выходом первого сумматора, выходы второго и третьего сумматоров соединены с входами делимого первого и второго блоков деления соответственно, выходы которых

соединены с выходами мнимой и действительной частей частного устройства соответственно, отличающееся тем, что, с целью расширения функциональных возможностей устройства, за счет выполнения

операции комплексных чисел, устройство содержит регистр, четыре коммутатора, два вычитателя и группу элементов И, вход действительной части второго операнда устройства соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых соединены с входом мнимой части второго операнда устройства, вход признака режима устройства соединён с управляющими входэми первого и второго коммутаторов, выход первого коммутатора соединен с первым информационным вхо- дом третьего коммутатора и входом уменьшаемого/первого вычитателя. вход

вычитаемого которого соединен с выходом второго коммутатора и входом второго сомножителя третьего блока умножения, вход мнимой части первого операнда устройства соединен с первым информационным входом четвертого коммутатора и первыми входами элементов И группы, вторые входы которых соединены с управляющим входом устройства, управляющими входами третьего и четвертого коммутато- ров и входом разрешения записи регистра,

выход которого соединен с входами делителя первого и второго блоков деления, ин- формацирн ый вход регистра соединен с выходом второго сумматора и выходом действительной части произведения устройства, выход третьего сумматора соедй-. нем с выходом мнимой части произведения устройства, вход действительной части первого операнда устройства соединен с входом уменьшаемого второго вычитателя, вход вычитаемого которого соединен с вы0

ходами элементов И группы/выход второго вычитателя соединен с вторым информационным входом третьего коммутатора и входом первого сомножителя второго блока умножения, вход второго сомножителя которого соединен с выходом третьего коммутатора, вход второго сомножителя первого блока умножения соединен с выходом четвертого коммутатора, второй инфор- мационный вход которого соединен с выходом первого вычитателя.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах быстродействующих специализированных машин. Устройство для деления содержит первый 1 и 22 второй 2 коммутаторы, первый вычитатель 3, третий 4 и четвертый 5 коммутаторы, первый 6, второй 7 и третий 8 блоки умножения, первый 9. второй 10 и третий 11 сумматоры, группу 12 элементов И, второй вычитатель 13, первый 14 и второй 15 блоки деления, регистр 16, входы действительной 17 и мнимой 18 частей первого числа и действительной 19 и мнимой 20 частей второго числа, вход 21 признака режима, управляющий вход 22, выходы действительной 23 и мнимой 24 частей произведения, выходы мнимой 25 и действительной 26 частей результата деления. Изобретение .позволяет расширить функциональные возможности устройства путем организации выполнения деления и умножения комплексных чисел. 1 ил. fe tb Ю