Арифметическое устройство для обработки комплексных чисел Советский патент 1986 года по МПК G06F17/10 

11

Изобретение относится к автоматик и вычислительной технике, в частност к цифровой обработке сигналов,и може быть использовано в устройствах для выполнения цифровой фильтрации.

Цель изобретения - повышёйиё. быстродействия.

На чертеже представлена функциональная схема арифметического устройства для обработки комплексных чисел выполняющего базовую операцию быстрого преобразования Фурье (БПФ) - умножение двух комплексных чисел и суммирование полученного произведени с третьим комплексным числом.

Устройство содержит входные регистры 1-6, элементы ИСКЛЮЧАКШЩЕ ШШ 7, сумматоры 8 порядка, вычислительные блоки 9, вычитатель 10 порядков, коммутатор 11 большего порядка, коммутаторы 12 и 13 меньшего и. большего числа, узел 14 сдвига, сумматор-вычи- татель 15, узел 16 нормализации, узел 17 сдвига, шифратор 18, сумматор 19, блок 20 суммирования - вычи

тания, входные шины 21 - 26, шины 27 - 34 мантисс.частичных произведений, шины 35 - 40 комплексных чисел, выходные шины 41-44.

Рассмотрим первую часть базовой операции БПФ - умножение двух комплексных чисел B-W.

Устройство работает следующим

образом.

Информация в регистрах представ лена числами с плавающей запятой, т.е. операнды В a+jb и f имеют порядки Па, Пь, Пр, П. и мантиссы М,,М, Mg, М. Комплексная весовая функция W c-t-j d также представлена числом с плавающей запятой, но модуль мантисс действительной и мнимой частей при предварительной обработке делается равньш 1, т.е. в регистрах W (3 и 4) информация представлена порядками действительной и мнимой частей П и П и знаками единичных мантисс.

Таким образом, для получения комплексного произведения BW(ai-jb)(c-(-jd) (ac-bd) j () не требуется выполнять умножение мантисс Мд Mj,, М J, Mj, М М М хМ

-

b с

а необходимо только выполнит

сложение порядков , П,+11,

, и сформировать знаки произведений ас, bd., be и ad. Модуль мантиссы произведения ас равен модулю мантиссы а, так как MC 1, а знак

10

е и т

, я

20

25

30

35

40

45

Зн +3н. Аналогично, модули мантисс остальных частичных произведений bd, be и ad будут равны модулям соответствующих мантисс М, и П. Знаки этих частичных произведений формируются группой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и соответственно равны: ЗнМ ., ЗнМ ЗнМ|+ЗнМ ; ЗнМ(

знм ,-ЗнМр; знм знм з+знМа.

Таким образом, для получения произведения BW вместо четырех схем умножения необходимо четыре сумматора порядков и четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. При этом в связи с тем,что

J5 комплексная весовая функция W представляется числом с единичной мантиссой, точность полученного произведения будет зависеть от количест ва отброшенных цифр в коде мантиссы. Точность полученного произведения может достигать 20 - 25%, что для определенного круга задач при грубой оценке вполне удовлетворительно .

По входам 2 22, 25 и 26 во входные регистры 1, 2 и 5, 6 записываются действительные и мнимые части операндов В и А (а, Ь, е, f), представленных числами с плавающей запятой, т.е. в регистре 1 находится число а П М, в регистре 2 - число , M|j, в регистре 5 - число е П -Ме,в регистре 6 - число (где П - порядок со знаком; М - мантисса со знаком). В регистоы 3 и 4 с входов 23 и 24 записываются действительная и мнимая часть комплексной весовой функции W (с и d), представленные числами с плавающей запятой и с единичной мантиссой, т.е. в регистр

3 находится число гистре 4 - число d П

.с П

Зн

Зн.

с в реd Для получения произведения BW

(ac-bd)-t-j () порядки умножаемых чисел складываются, а мантиссы пера

и d сделаны равными 1, то у частичных произведений ас bd, be, ad модули мантисс равны модулям мантисс операнда В (М и М , а порядки равны соответствующим суммам порядков операндов В и W. Знаки мантисс частичных произведений формируются группой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и объединяются с соответствуклцими моду- лями мантисс в шинах 27, 28, 31 и 32 частичных произведений. Таким образом, на первом сумматоре 8 порядка получаем порядок произведения ас

Пк- dn

с

на втором сумматоре по- + П, на третьем сумматоре порядков Ilj, + П, на V четвертом сумматоре порядков 11, П + П. В зависимости от знаков порядки принимаются в сумматоры в . прямом либо в -дополнительном коде. Мантиссы частичных произведений М

рядков П ll

ас и M(.j и соответствующие порядки по

шинам 27 - 30 поступают в первый вы- числительный блок 9, в котором вычисляется действительная часть произведения BW ac-bd. Порядки 11,„и

otC

П. .поступают на вход вычитателя 10 bd

порядков, на выходе которого образуется разность порядков. Код разности является управляющим сигналом для узла 14, знак разности является управляющим сигналом для коммутаторов 12 меньшего числа, большего числа 13 и большего порядка 11.

Мантиссы частичных произведений ас и bd поступают на информационные входы коммутаторов 12 и 13. Мантисса меньшего числа пропускается через коммутатор 12 на узел 14, где выполняется сдвиг вправо на количество разрядов, соответствующее коду разности порядков, и поступает на вход сумматора-вычитателя 15. На другой вход сумматора-вычитателя 15 через коммутатор 13 большего числа поступает мантисса большего числа. На выходе сумматора-вычитателя 15 образуется промежуточная ненормализованная разность ac-bd, которая может быть в прямом или в дополнительном коде. В последнем случае она инвертируется на выходных преобразователях, входящих в состав оборудования сумматоров-вычитателей, с учетом

единицы младшего разряда. В суммато- ре-вычитателе 15 формируется также значение признака переполнения П

при сложении мантисс.

Нормализация промежуточного ре - зультата при отсутствии переполнения () осуществляется путем сдвига влево на количество разрядов, равное количеству подряд расположенных нулей до первой единицы. В случае пе- р.еполнения () нормализация состои в сдвиге промежуточного результата вправо на один разряд.

Код нормализации формируется в шифраторе 18, на вход которого поступает ненормализованный промежуточный .результат. На первых выходах шифра

15

20

30

10

тора формируется код разности U , равный количеству подряд расположенных нулей до первой единицы в стар- ших левых разрядах. На вторых выходах образуется значение признака П переполнения, равное

{1, если переполнение есть Oj если нет,

Сигналы кода разности и признака переполнения поступают на управляющие входы узла 17 и сумматора 19 коррекции порядка. На информационные входы узла сдвига поступает не- нормализованньш результат ac-bd, а на информационный вход сумматора коррекции порядка - больший порядок с выхода коммутатора 11 большего порядка. В зависимости от управляющих сигналов 4 и П узел сдвига осуществляет сдвиг ненормализованного результата влево на Д разрядов () или вправо на 1 разряд (), а сумматор 19 добавляет +1 к порядку боль 25 шего числа при или вычитает из порядка большего числа - Л . Порядок и мантисса вычисленной действительной части произведения BW по шинам 37 и 38 поступают в блок суммирования-вычитания для сложения с комплексным числом А. Во втором вычислительном блоке 9 аналогично вычисляются порядок и мантисса мнимой части произведения BW-(dc+ad) и по шинам 39 и 40 поступают на вход блока суммирования - вычитания для сложения с комплексным числом А.

35

Формула изобретения

Арифметическое устройство для обработки комплексных чисел содержащее шесть регистров, информационные входы которых являются входами соответственно реальной и мнимой частей первого операнда устройства, реальной и мнимой частей коэффициента устройства, реальной и мнимой частей второго операнда устройства, блок суммирования-вычитания, первый и второй входы которого подключены к выходам соответственно пятого и шестого регистров, а первый, второй, третий и четвертый выходы блока суммирования-вычитания являются соответственно выходами реальной и мнимой частей суммы устройства, реальной и мнимой частей разности устройства, отличающ е е с я тем, что,с целью повышения быстродействия, в него введены четыре сумматора порядка, четыре элемента ИСКЛЮЧАЩЕЕ ИЛИ и два вычислительных блока,- каждый из которы содержит три коммутатора, два узла сдвига, сумматор-вычитатель, сумматор, шифратор и вычитатель, выход которого подключен к управляющим входам первого, второго, третьего коммутаторов и к входу управления сдвига первого узла сдвига, выходы которых подключены соответственно к первому входу сумматора, информационному входу первого узла сдвига, первому и второму входам сумматора-вы- читателя, выход которого подключен к информационному входу второго узла сдвига и входу шифратора, первый и второй выходы которого подключены соответственно, первый - к первому разрядному входу управления сдвигом второго узла сдвига и второму входу сумматора, а второй - к второму разрядному входу управления сдвигом второго узла сдвига и третьему входу сумматора, при этом выход первого регистра соединен с выходами первого и третьего элементов ИСКЛЮЧАЩЕЕ ИЛИ и подключен к первым информационным входам второго и третьего коммутаторов первого и второго вычислительных блоков, первым входам первого и четвертого элементов ИСКЛЮЧАМЦЕЕ ШШ и первым входам первого и четвертого сумматоров порядка, выход второго регистра и выходы второго и четвертого элементов ИСКЛЮЧАЩЕЕ ШШ

подключены к вторым информационным входам второго и третьего коммутаторов первого и второго вычислительньпс

блоков, первым входам второго и третьего элементов ИСКЛЮЧАЩЕЕ ШШ и первым входам второго и третьего сумматоров порядка, выход третьего регистра подключен к вторым входам

первого и третьего элементов ИСЮЛО- ЧАЮЩЕЕ ИЛИ и вторым входам первого и третьего Ьумматоров порядка,выход четвертого регистра подключен к вторым входам второго и четвертого

элементов ИСКЛЮЧАЩЕЕ ИЛИ и вторым входам второго и четвертого сумматора порядка, выход первого сумматора порядка подключен к первому инфор-.. мационному входу первого коммутатора и первому входу вычитателя первого вычислительного блока, второй ин- формационньш вход первого коммутатора и второй вход вычитателя которого подключены к выходу второго сумматора

порядка, выход третьего сумматора порядка подключен к первому информационному входу первого коммутатора второго вычислительного блока и первому входу вычитателя второго вычислительного блока, второй информационный вход первого коммутатора и второй вход вычитателя которого подключены к выходу четвертого сумматора порядка, выходы сумматоров и вторых

узлов сдвига первого и второго вы- числительных блоков подключены соответственно к третьему, четвертому, пятому и шестому входам блока суммирования-вычитания

jJJ

36

fj7 38 39

Изобретение относится к автома- тик1е, вычислительной технике, в частности к -решению задач цифровой фильтрации и спектрального анализа. Цель изобретения - повышение быстродействия, что достигается за счет исключения схемы умножения комплексных чисел. В состав устройства входят шесть регистров, блок суммирования- вычитания, четыре сумматора порядка, четыре элемента ИСКПЮЧАЩЕЕ ИЛИ и два вычислительных блока, каждый из которых содержит три коммутатора, два узла сдвига, сумматор-вычитатель, сумматор, шифратор и вычитатель. Устройство выполняет базовую операцию быстрого преобразования Фурье - умножение двух комплексных чисел и суммирование полученного произведения с третьим комплексным числом.1 ил. сл ND to оо s 4 ;о

26

2

Составитель А.Баранов Редактор В.Петраш Техред н.Бонкало Корректор В.Бутяга

Заказ 1.716/53 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ШШ Патент, г. Ужгород, ул. Проектная, 4

20