Недвоичный синхронный счетчик Советский патент 1992 года по МПК H03K23/48 

|

00

о

VJ

Изобретение относится к цифровой технике и предназначено для использования в устройствах обработки дискретной информации с повышенной помехоустойчивостью.

Целью изобретения является повышение помехоустойчивости за счет блокирования триггеров тех разрядов, которые являются избыточными для заданного модуля счета недеоичного синхронного счетчика,

На чертеже изображен недвоичный синхронный счетчик, конкретный вариант,

На чертеже приняты следующие обозначения: входная шина 1, двоичный синхронный счетчик 2, в который входят элемент И 3, триггер 4 младшего разряда, дешифратор (элемент ИЛИ) 5, триггеры 6 и 7 старших разрядов, вне которого содержатся дешифратор (элемент И) 8, элемент ИЛИ 9, триггер 10 разряда сигнала, дешифратор (элемент ИЛИ-И) 11.

Входы дешифратора 8 соединены с прямыми выходами триггеров 4, 6 и 7 разрядов двоичного синхронного счетчика 2, тактовый вход которого соединен с входной шиной 1 и с тактовым входом триггера разряда сдвига (D-триггера) 10, инверсный выход которого соединен с входом установки нуля триггера 7 старшего разряда, первый вход дешифратора 11 соединен с прямым выходом триггера 10 разряда сдвига и первым входом элемента И 3, информационный вход D-триггера 10 разряда сдвига соединен с выходом элемента ИЛИ 9, входы которого соединены соответственно с выходом дешифратора 8 и выходом дешифратора 11, остальные (второй и третий) входы которого соединены соответственно с прямым выходом триггера 4 младшего разряда и инверсным выходом триггера б старшего разряда, прямой выход которого соединен с вторым входом элемента И 3, выход которого соединен с входом дешифратора 5 и входом сброса триггера 4 младшего разряда, прямой выход которого соединен с другим входчм дешифратора 5,5 выхгд дешифратора 5 соединен с входом разрешения счета первого триггера 6 старших разрядов. На вход разрешения счета триггера младшего 4 разряда подан сигнал логической 1.

Дешифратор 5 служит для выявления кода на выходах младших разрядов двоичного счетчика 2 и выходе элемента И 3.

Дешифратор 8 служит для выявления сигнала переноса, т.е. кода 111 на выходах Q1, Q2 и Q3 соответственно разрядов 4, 6 и 7.

Дешифратор 11 служит для выявления кода 1ХХ1 или ХОХ1 соответственно на выходах Q1-Q4 разрядов4, 6и7итриггера 10,

В исходном состоянии, поскольку цепи установки не показаны, счетчик может находиться в любом из возможных одиннадцати состояний. Пусть счетчик находится в состоянии, когда на прямых выходах Q1-Q4 соответственно разрядов 4, 6, 7 и 10 образован код 0000. В этом случае на выходах злементов И 8 и ИЛИ-И 11 будет нуль, поэтому на выходе элемента ИЛИ 9 тоже будет нуль.

С подачей тактовых импульсов работает двоичный счетчик 2 до тех пор, пока на его выходах не образуется код 111, т,е, единицы

на прямых выходах разрядов 4, б и 7, а на выходе D-триггера 10 Q4 будет нуль, так что образован код 1110, Следовательно на выходе элемента И 3 к этому моменту будет нуль, а счетчик имеет восемь состояний.

С подачей восьмого входного импульса двоичный счетчик 2 обнуляется, а поскольку через элемент И 8 и элемент ИЛИ 9 был образован потенциал единицы, D-триггер 10 переходит в единичное состояние и образуется код 0001. При этом на инверсном выходе D-триггера 10 образован нулевой потенциал, который блокирует в нулевом состоянии триггер 7 разряда двоичного счетчика 2, а на выходе дешифратора 11 будет

единица,

С подачей девятого входного импульса по шине 1 первый разряд 4 двоичного счетчика 2 вновь переходит в единичное состояние, та что образуется код 1001, поэтому на

выходе дешифратора 11 остается единица. С подачей девятого входного импульса по шине 1 триггер 4 первого разряда переходит в нуль, а из-за наличия в предыдущем такте единицы на выходе дешифратора 5

триггер б занимает единичное состояние, та к что об разуется код 0101. Следовательно, на выходе дешифраторов 8 и 11 образуется нуль, который через элемент ИЛИ 9 подготавливает к срабатыванию D-триггера 10. а

на выходе элемента И 3 образуется единица, которая блокирует по входу установки в нуль триггер 4 разряда двоичного счетчика 2 и готовит к последующему срабатыванию триггер 6 разряда, так как на выходе дешифратора 5 остается единица.

С подачей одиннадцатого входного импульса по шине 1 счетчик возвращается в начальное состояние, так как образуется код 0000.

Таким образом, счетчик считает до одиннадцати в равномерном двоичном коде.

В этом случае недвоичный синхронный счетчик построен с коэффициентом пересчета 2 + 2 1. В наиболее общем случае может быть построен счетчик с коэффициентом пересчета 2 + 2 -1, где m - разрядность двоичного счетчика; п - разрядность неблокированных с инверсного выхода триггера разряда сдвига разрядов; I - число, которое меньше, чем коэффициент пересчета счетчика, образованного триггерами младших разрядов и определяемое также количеством триггеров этого счетчика, блокируемых с выхода элемента И 3 по входу установки в нуль, причем т п I. Технико-экономическая эффективность предложенного счетчика по сравнению с известным состоит в сохранении возможности не попасть в избыточное состояние при любом коэффициенте пересчета определяемого общим случаем, что очень важно в условиях помех. Формула изобретения Недвоичный синхронный счетчик, содержащий группу триггеров младших и старших разрядов, триггер разряда сдвига, два дешифратора и элемент ИЛИ, выход которого соединен с D-входом триггера разряда сдвига, входы элемента ИЛИ соединены с выходами первого и второго дешифраторов, тактовые входы триггеров младших и старших разрядов и триггера разряда сдвига соединены с входной шиной, входы первого дешифратора подключены к выходам триггеров младших и старших разрядов, прямой выход триггера разряда сдвига соединен с первым входом второго дешифратора, остальные входы второго дешифратора соединены с соответствующими выходами триггеров младших и старших разрядов, выходы триггеров младших разрядов соединены с входами разрешения счета последующих триггеров младших разрядов, выходы триггеров старших разрядов соединены с входами разрешения счета последующих триггеров старших разрядов, а инверсный выход триггера разряда сдвига подключен к входу сброса последующих триггеров старших разрядов, отличающийся тем, что, с целью повышения помехоустойчивости, в него введен третий дешифратор и элемент И, выход третьего дешифратора соединен с входом разрешения счета первого триггера старших разрядов, а входы третьего дешифратора соединены с соответствующими выходами триггеров младших разрядов и выходом элемента И, который соединен с входом сброса одного или нескольких триггеров младших разрядов, а входы элемента И соединены с прямым выходом триггера разряда сдвига и прямыми выходами триггеров старших разрядов, которые не блокированы по входу сброса с выхода разрядного триггера сдвига.

Изобретение относится к импульсной технике и может быть использовано в радиоэлектронных устройствах цифровой тех- ники для обработки дискретной, информации в условиях помех. Счетчик содержит элементы И 3 и 8. элементы ИЛИ 5 и 9, триггеры 4.6.7,10 и элемент ИЛИ-И 11. Счетчик может иметь коэффициент пересчета не только 11. но и 2"" + 2" - 1, где m - разрядность двоичного счетчика, п - разрядность его не блокированных с выхода разряда сдвига разрядов, причем т>&п. 1 ил.