Ассоциативное запоминающее устройство Советский патент 1992 года по МПК G11C15/00 

Изобретение относится к технике хранения информации и может быть использовано в вычислительных, управляющих, информационных системах и распознающих устройствах для ассоциирования пар двоичных кодов.

Известно ассоциативное запоминающее устройство содержащее матрицу адрес- ных запоминающих модулей, причем адресные входы модулей, входящих в отдельную строку матрицы, параллельно соединены с выходами соответствующего этой строке дешифратора, входы которого соединены с соответствующими этому дешифратору выходами регистра опроса, а одноименные разрядные выходы микросхем, входящих в отдельный столбец матрицы, соединены с соответствующим номеру разряда детектором.

Недостатком этого устройства является его сложность. В нем должно использоваться N детекторов и N/n микросхем памяти (где N - число записываемых ассоциаций, п - число разрядных выходов одной микросхемы памяти). Для большинства выпускаемых микросхем памяти . Если же , то оно не велико. Поэтому при большом N будет велико число детекторов и число микросхем памяти.

Кроме того, необходимо отслеживать свободные ячейки ассоциативной памяти и формировать сигналы, выделяющие ячейки. При большом числе адресных входов микросхем неэффективно используется их емкость.

Известно также ассоциативное запоминающее устройство, аналогичное по конструкции вышеописанному, в котором регистр опроса дополнен регистром-счетчиком, указывающим номер ассоциации, записываемой в определенном разряде запоминающих модулей, что позволяет

2

V

сл

уменьшить избыточность при использовании микросхем с большим числом разрядных входов.

Этому устройству присущи те же недостатки, что и вышеописанному устройству.

Кроме того, в нем усложнены процедуры записи и считывания и снижено быстродействие вследствие необходимости перебора состояний дополнительного регистра при опросе.

Наиболее близким к изобретению является устройство, содержащее регистр опроса и матрицу модулей оперативной памяти, разрядные шины которых подключены к входам логических схем И, а адресные входы подключены к выходам блока преобразо- зания кода опроса, содержащего сумматоры по модулю два.

Недостатки известного устройства - сложность при изготовлении его из серийно выпускаемых интегральных микросхем и низкое быстродействие. При большой емкости в устройстве должно использоваться большое количество детекторов и микросхем памяти и не могут использоваться микросхемы с большим числом адресных шин, поскольку модули памяти не содержат встроенных дешифраторов. Необходимо также отслеживать свободные ячейки и формировать сигналы, выделяющие ячейки. При записи ассоциации адреса перебираются последовате го нужны специал При считывании последовательно перебираются разрядные шины модулей оперативьно(для обеспечения че- ные схемы управления).

ной памяти. Кром

того, данное устройство

является лишь накэпителем признаков. Для построения функционально законченного

ЗУ нужно дополт

ть его информационным

накопителем.

Цель изобрете ния - упрощение ассоциативного запоминающего устройства и повышение его быстэодействия.

Указанная це/

ь достигается тем, что в

устройство введены мультиплексоры по

числу столбцов м

трицы блоков оперативной памяти, а блек формирования псевдослучайных адресо формирователей

iвыполнен в виде группы псевдослучайных кодов,

причем входы формирователей псевдослучайных кодов под

ключены к входам опроса

устройства, а выходы соединены с информаЦИОННЫМИ ВХОДЭМ1

первой группы соответствующих мультиплексоров, информационные входы второй гругпы и управляющий вход

которых являются

соответственно адресными входами и вхоцом выбора режима устройства, адре

;ные входы блоков

оперативной памяти каждого столбца накопителя подключен

,i к выходам соответствующего мультиплексора, входы выборки блоков оперативной памяти каждого столбца накопителя являются соответствующим информационным входом устройства, инфор- мационныевходы и входы

записи/считывания блоков оперативной памяти являются соответственно установочным входом и входом записи/считывания устройства.

0 На чертеже приведена схема устройства.

Устройство содержит матрицу 1 блоков 2 оперативной памяти с встроенными дешифраторами. Каждый информационный

5 вход 3 устройства соединен с входами выбора микросхемы блоков 2 оперативной памяти соответствующей ему строки матрицы 1. Выходы блоков 2 оперативной памяти строки матрицы 1 соединены с входами соответ0 ствующего строке элемента И 4. Выходы элементов И 4 являются выходами устройства. Бло. 5 формирования псевдослучайных адресов состоит из однотипных формирователей 6 псевдослучайных кодов, одноимен5 ные группы входов которых соединены параллельно и составляют часть входов 7 опроса устройства. Выходы блоков 6 формирования псевдослучайных кодов соединены с первыми входами группы двухвходовых

0 мультиплексоров 8, выходы которых соединены с входами дешифраторов блоков 2 оперативной памяти, соответствующих группам мультиплексоров 8 столбцов матрицы 1. Разрядные входы всех блоков опе5 ративной памяти объединены в один общий вход 9, являющийся установочным входом устройства. Входы Запись/считывание блоков 2 оперативной памяти объединены в один общий вход 10, являющийся входом

0 записи/считывания устройства. Вторые входы групп мультиплексоров 8 соединены параллельно и точки соединения являются адресным входом 11. Входы управления всех групп мультиплексоров объединены в

5 один общий вход 12.

Число столбцов матрицы 1 блоков 2 оперативной памяти зависит от заданной вероятности ошибки и отношения числа записанных ассоциаций к емкости блока 2

0 оперативной памяти и определяется специальным расчетом.

Устройство функционирует следующим образом.

Перед началом записи ассоциаций в мо5 дули блоков 2 оперативной памяти заносят нули. Для этого на вход 9 подают О, на вход 10 сигнал записи, на все входы 3 сигналы, разрешающие доступ к блокам 2, на вход 12 - сигнал, обеспечивающей соединение адресною входа 11 с ВУ групп мультиплексоров 8, после чего на адресный вход 11 в автоматическом режиме подают адресные коды, причем перебираются все адреса. При записи ассоциаций на вход 10 подают сигнал записи, на вход 9 - 1, на вход 12 - сигнал, обеспечивающий соединение выходов формирователей 6 псевдослучайных кодов с адресными входами блоков 2 оперативной памяти, на входы 3 - информа- ционный код, на входы 7 опроса - код-признак. По адресам, выдаваемым блоком 5 формирования псевдослучайных адресов; осуществляется запись единиц в тех блоках 2 оперативной памяти, на которые поступа- ют единицы с входов. Содержимое остальных блоков 2 оперативной памяти остается без изменения. Вес ассоциации записываются одинаковым образом.

При опросе на входы 7 опроса подают код-признак и производится считывание из блоков 2 оперативной памяти. На выходах логических элементов И 4 возникает код, ассоциированный с признаком (в пренебрежении малой вероятностью случайной ошибки).

Положительный эффект от использования изобретения заключается в повышении быстродействия и расширении функциональных возможностей систем.

Формула изобретения

Ассоциативное запоминающее устройство, содержащее накопитель, организованный в виде матрицы блоков оперативной памяти, группу элементов И, входы каждого

из которых соединены с выходами блоков оперативной памяти соответствующей строки накопителя, выходы элементов И группы являются информационными выходами устройства, блок формирования псевдослучайных адресов, входы которого являются входами опроса устройства, отличающееся тем, что, с целью упрощения и повышения быстродействия устройства, в него введены мультиплексоры по числу столбцов матрицы блоков оперативной памяти, а блок формирования псевдослучайных адресов выполнен в виде группы формирователей псевдослучайных кодов, причем входы формирователей псевдослучайных кодов подключены к входам опроса устройства, а выходы соединены с информационными входами первой группы соответствующихмультиплексоров, информационные входы второй группы и управляющий вход которых являются соответственно адресными входами и входом выбора режима устройства, адресные входы блоков оперативной памяти каждого столбца накопителя подключены к выходам соответствующего мультиплексора, входы выборки блоков оперативной памяти каждой строки накопителя являются соответствующим информационным входом устройства, информационные входы и входы записи-считывания блоков оперативной памяти являются соответственно установочным входом и входом записи-считывания устройства.

Изобретение относится к технике хранения информации. Оно позволяет ассоциировать пары двоичных кодов. Устройство содержит матрицу блоков оперативной памяти, логические элементы И на выходе устройства, входы каждого из которых соединены с выходами блоков оперативной памяти соответствующих им строк матрицы, и блок формирования псевдослучайных адресов, входы которого являются входами опроса устройства, а выходы через мультиплексоры соединены с адресными входами блока оперативной памяти, соответствующего каждому выходу столбца матрицы. Устройство имеет высокое быстродействие и допускает использование микросхем высокой степени интеграции, Устройство может быть использовано в ЭВМ, информационных, управляющих и распознающих системах, системах искусственного интеллекта. 1 ил. Ё