Изобретение относится к автоматике и вычислительной технике, в частности к устройствам приоритетного обслуживания запросов, и может быть использовано в мультипрограммных ЭВМ для обеспечения доступа к общему ресурсу.
Известно устройство для обслуживания запросов, содержащее регистр запросов, группу регистров приоритета, триггер, генератор импульсов, делитель частоты, счетчик, группу схем сравнения, две группы элементов И, два элемента ИЛИ, два элемента И, группу элементов И-НЕ, группу элементов НЕ, элемент задержки.
Недостатком этого устройства является низкая надежность управления общим ресурсом, в результате чего возможен монопольный его захват одним из абонентов.
Наиболее близким к предлагаемому по технической сущности и достигаемому результату является многоканальное устройство приоритета, содержащее в каждом канале два триггера, два элемента И и элемент ИЛИ-НЕ.
Недостатками известного устройства являются узкая область применения и низкая надежность управления.
Целью изобретения является расширение области применения устройства и повышение надежности управления.
Сущность изобретения состоит в повышении надежности управления и расширении области применения путем обеспечения возможности решения фоновых задач во время простоя общего ресурса, а также учета сигнала готовности при обслуживании запросов.
VI
N
ю
00 ND О
Для этого устройство (при отсутствии основных запросов) запускает процессор на выполнение фоновой задачи. Фоновая задача (программа) делится на участки различной длины, разделяемые между собой контрольными точками (место в программе, когда можно прерывать ее выполнение, при этом сохранив промежуточные результаты вычислений и всю информацию, необходимую системе для обеспечения рестарта программы с данного места). Если в процессе решения фоновой задачи пришел запрос на занятие общего ресурса, то устройство представляет общий ресурс данному запросу с учетом местонахождения по времени выполняемой команды фоновой программы по отношению к очередной контрольной точке: если до появления контрольной точки осталось немного времени, то устройство ждет это время (время А), а затем (после достижения очередной контрольной точки или после сброса процессора до предыдущей контрольной точки в случае, если во время ожидания очередная контрольная точка не достигнута) представляет ресурс запросу; если появление очередной контрольной точки фоновой задачи в ближайшее время не предвидится, то устройство немедленно забирает ресурс у фоновой задачи и предоставляет его запросу.
При этом очередное выполнение фоновой задачи теперь начинается с предыдущей контрольной точки.
В устройстве каждому запросу предоставляется тот квант времени пользования общим ресурсом, который ему необходим. При этом в устройстве предусмотрена возможность настройки на необходимый квант времени каналов, не занятых в данное время работой с общим ресурсом.
В устройстве нет необходимости ожидать того момента времени, когда можно общий ресурс предоставлять другому процессу: сразу после окончания необходимого кванта времени общий ресурс без потерь времени предоставляется другому процессу.
Кроме того, при обслуживании запроса учитывается сигнал готовности процессора и если он не пришел в очередной промежуток времени, то перед началом обслуживания очередного запроса процессор сбрасывается в исходное состояние, что в дальнейшем позволяет успешно осуществлять обслуживание очередных запросов.
На фиг.1 приведена функциональная схема предлагаемого устройства; на фиг.2 - алгоритм работы устройства.
Устройство приоритета (фиг.1) содержит каналы 1.1-1.П и в каждом канале регистр 2.k (к 1-п), регистр 3, счетчик 4,
коммутатор 5, первый 6 и второй 7 элементы сравнения, генератор 8, в каждом k-м канале - первый 9,к, третий Ю.к, четвертый 11 ,k и второй 12.k триггеры, первый 13, второй
14, третий 15 и четвертый 16 триггеры, в каждом k-м канале - первый 17.k и второй 18.k элементы И, первый 19, второй 20, третий 21, четвертый 22, пятый 23, шестой 24, седьмой 25 и восьмой 26 элементы И, в
0 каждом k-м канале - элемент ИЛИ 27.k, второй 28, третий 29, четвертый 30, пятый 31 и шестой 32 элементы ИЛИ, первый 33, второй 34, третий 35, четвертый 36 и пятый 37 одновибраторы, запросные входы 38.15 З8.п, входы 39.1-39.п установки (смены) выделенного кванта времени, входы 40.1-40.п продолжительности кванта времени обслуживания запросов, вход 41 готовности процессора, вход 42 продолжительности кванта
0 времени обслуживания фоновой задачи, вход Пуск 43, вход Останов 44, выход 45.1-45.п запуска процессора на обслуживание запроса, первый 46 и второй 47 выходы генератора, выход 48 запуска
5 процессора на решение фоновой задачи, выход 49 сброса процессора, первый элемент ИЛИ 50, в каждом канале одновибра- Top51.k().
Устройство работает следующим обра0 зом.
В исходном состоянии триггеры 9.1-Э.п, 10.1-Ю.п, 11.1-11.П, 12.1-12.П, 13, 14 и 16, регистры 2.1-2.П, 3, счетчик 4 находится в нулевом состоянии, триггер 15 находится в
5 единичном состоянии. Цепи установки в исходное состояние условно не показаны.
Запросы на пользование общим ресурсом процессов поступают на входы 38.1- 38.ГУ каждого канала 1.1-1.П и перед
0 началом работы с общим ресурсом фиксируются в триггерах 9.1-Э.п по заднему фронту импульса с выхода 46 генератора 8.
Запросы на установку (смену) выделенного кванта времени поступают на входы
5 39.1-ЗЭ.п и фиксируются в триггерах 10.1- Ю.п.
Продолжительность кванта времени обслуживания запроса в каждом из каналов 1.1-1.П поступает на входы 40.1-40.П и фик0 сируется в регистрах 2.1-2.П. Сигналы на входы 39.1-39.П и 40.1-40.П каждого из каналов 1.1-1.П проходят одновременно.
Запросы на пользование общим ресурсом на входах 38.1-38.П появляются не
5 раньше того момента времени,, как поступили сигналы на входы 39.1-ЗЭ.п и 40.1-40.П, Сигнал Готов процессора поступает на вход 41 устройства.
Продолжительность кванта времени, выделенного на обслуживание фоновой задачи, поступает на вход 42 и фиксируется в регистре 3.
Устройство начинает работать с момента появления сигнала Пуск на входе 43 устройства. Этот сигнал устанавливает триггер 16 в единичное состояние. Сигнал с прямого выхода триггера 16 разрешает работу генератора 8, который на выходах 46 и 47 формирует две синхропоследовательно- сти одинакового периода, но сдвинутые по фазе одна относительно другого. Сдвиг от заднего фронта импульса с выхода 46 до заднего фронта импульса с выхода 47 должен превышать время последовательного срабатывания элементов, изменяющих свое состояние по импульсу с выхода 46.
Устройство работает в двух режимах:
обслуживание фоновых задач (режим 1} и решение основных задач (режим 2).
Режим 1 (обслуживание фоновых задач). Допустим, что во время работы устройства (с момента прихода сигнала Пуск) основные запросы не поступали. Это означает, что триггеры каналов 1.1-1.П находятся в нулевом состоянии. Так как процессор находится в исходном состоянии и готов к работе, то на входе 41 присутствует единичный сигнал, который по заднему фронту импульса с выхода 46 генератора 8 переводит триггер 13 в единичное состояние. Единичный сигнал с прямого выхода триггера 13 по сврему переднему фронту проходит через элемент И 21 на синхровход регистра 3, записав в него коды времени обслуживания фоновой задачи, а также через одновибра- тор 35 устанавливает счетчик 4 и триггер 15 в нулевое состояние.
Единичный сигнал с выхода элемента И 25 закрывает элементы И 22 и 24. По задне- му фронту импульса с выхода 47 генератора 8 триггер 15 устанавливается в единичное состояние. Сигнал с прямого выхода триггера 15 подключает через коммутатор 5 первое поле регистра 3 к элементу 6 сравнения, закрывает элемент И 19, разрешает работу элемента 7 сравнения, запускает по своему переднему фронту одновибратор 37, в результате чего на выход 48 устройства проходит импульс, по которому процессор начинает решение фоновой задачи, продолжительность решения которой записана в регистре 3, через одновибратор 37 проходит на R-вход триггера 14.
Сигнал с инверсного выхода триггера 15 закрывает элемент И 26 и закрывает приоритетную схему, состоящую из элементов И 18.1-18.П.
Процессор запускается на решение фоновой задачи. Счетчик 4 начинает отсчет времени ее решения. С первого выхода регистра 3 через коммутатор 5 на вход элемента 6 сравнения поступает код основного времени, а на вход элемента 7 сравнения - с второго выхода регистра 3 код дополни- 5 тельного времени (времени,-в течение которого еще можно ждать сигнала готовности процессора).
В случае, когда сигнал готовности процессора на вход 41 пришел раньше момента
0 времени, чем на выходе элемента 6 сравнения появился единичный сигнал, т.е. решение фоновой задачи закончилось раньше, чем ей отводилось для решения по времени, то единичный сигнал с прямого выхода триг5 гера 13 через элемент И 21 разрешает запись кодовой продолжительности времени для решения очередной фоновой задачи в регистр 3, а также через одновибратор 35 устанавливает в нулевое состояние счетчик
0 4 и триггер 15. Если основных запросов в устройство не поступает, то единичный сигнал с выхода элемента И 25 по заднему фронту импульса с выхода 47 генератора 8, снова переключает триггер 15 в единичное
5 состояние, тем самым запустив процессор на решение очередной фоновой задачи.
Рассмотрим случай, когда сигнал готовности пришел после того, как закончилось отведенное время, т.е. закончилось и основ0 мое, и дополнительное время -для решения фоновой задачи. В этом случае при завершении основного времени на выходе элемента 6 сравнения появляется единичный сигнал, который по заднему фронту импуль5 са с выхода 46 генератора 8 переключает триггер 14 в единичное состояние. Сигнал с прямого выхода триггера 14 поступает на вход элемента И 23. Когда завершается и дополнительное время, отведенное для ре0 шения фоновой задачи, то на выходе элемента 7 сравнения появляется единичный сигнал, следовательно, очередной импульс с выхода 46 генератора 8 проходит через открытый элемент И 23 и через элемент
5 ИЛИ 29 на выход 49 сброса процессора (так как сигнала готовности процессора не поступило, а время, выделенное для решения фоновой задачи, истекло, т.е. задача могла зависнуть на процессоре и поэтому ждать
0 сигнала готовности процессора сверх отведенного для этого времени не представляется разумным), а также через элемент ИЛИ 30 проходит на сброс счетчика 4 (через элемент ИЛИ 28), триггеров 15 и 14 (через эле5 мент ИЛИ 32).
После этого процессор устанавливается в исходное состояние и с появлением на выходе 48 сигнала Пуск начинает решение фоновой задачи. Устройство работает аналогично описанному.
Так как сигнала готовности на вход 41 не поступает, то процессор начинает решать ту фоновую задачу, которая зависла и время решения для нее хранится в регистре 3. Если необходимо перейти к решению очередной фоновой задачи (в случае, когда неоднократные решения предыдущей фоновой задачи приводят к зависанию), то на выходе 41 появляется единичный сигнал, который разрешает смену времени решения зависшей задачи на время решения очередной задачи.
Режим 2 (обслуживание основных запросов). По моменту появления основных запросов можно разделить на два подрежима: запросы появились во время решения фоновой задачи, но до момента истечения основного времени, выделенного для решения фоновой задачи (А); запросы появились во время решения фоновой задачи после момента истечения основного времени, но до момента истечения дополнительного времени, выделенного для решения фоновой задачи (Б).
А. Допустим, что после запуска генератора 8 и после фиксации запроса на установку (смену) кванта времени по заднему фронту импульса с выхода 46 генератора 8 триггерами 10.1-Ю.п и запоминанию времени обслуживания регистрами 2.1-2.П по заднему фронту импульса с выхода 47 генератора 8, процессор начал решать фоновую задачу. Счетчик 4 начал отсчет времени решения фоновой задачи и в это время поступают запросы на входы 38.1-38.п, которые по заднему фронту импульса с выхода 46 генератора 8 зафиксировались в триггерах 9.1-Э.п каналов 1.1-1.п. На выходе элемента ИЛИ 25 появляется нулевой сигнал, который открывает элемент И 22 или 24. Так как триггер 14 находится в нулевом состоянии (единичный сигнал на выходе элемента 6 сравнения еще не появляется), то единичный сигнал с его инверсного выхода поступает на вход элемента И 22 и очередной импульс с выхода 46 генератора 8 своим передним фронтом открывает элемент И 22. Единичный сигнал с выхода элемента И 22 проходит через элемент ИЛИ 29 на выход 49 в качестве сигнала Сброс процессору, а через элемент ИЛИ 30 сбрасывает триггеры 14 и 15 и счетчик 4.
Нулевой сигнал с прямого выхода триггера 15 закрывает элемент И 21, элемент 7 сравнения и открывает элемент И19. Единичный сигнал с инверсного выхода триггера 15 открывает элемент И 26 и приоритетную схему, состоящую из элементов И 18.1-18. п.
Из зафиксированных запросов приоритетная схема выбирает наиболее приоритетный (с самым меньшим порядковым номером) запрос. На выходе соответствующего элемента И 18.k (k 1-п) появляется единичный сигнал, который по заднему
фронту импульса с выхода элемента И 26 устанавливает соответствующие триггеры 11 ,k и 12.k в единичное состояние, а счетчик 4 через элемент ИЛИ 28 - в нулевое.
На выходе 45.k появляется единичный
сигнал, который разрешает соответствующему запросу использовать процессор. Единичный сигнал с прямого выхода соответствующего триггера 12.k подключает через коммутатор 5 регистр 2.k к элементу 6
сравнения, а также, пройдя через элемент ИЛИ 31, запускает по своему переднему фронту одновибратор 36, который устанавливает триггер 14 в единичное состояние. Нулевой сигнал с инверсного выхода триггера 14 закрывает элемент И 22, тем самым предотвращая несанкционированный сброс процессора во время обслуживания запроса.
На инверсном выходе триггера 11.k появляется нулевой сигнал, который закрывает элемент И 18.k. Тем самым фиксируется факт предоставления данному запросу кванта времени на использование общего ресурса (процессора). С появлением единиЧного сигнала на одном из выходов 45,1- 45.п устройства на выходе элемента И 26 появляется нулевой сигнал, который закрывает синхровходы триггеров 11.1-11.п и ,12.1-12.п, предотвращая тем самым произвольный захват общего ресурса другими запросами.
Процессор обслуживает запрос. Счет- чик 4 начинает отсчитывать выделенное время, код которого находится в регистре 2.k.
Смена квантов времени, находящихся в регистрах 2.1-2.k, может осуществляться в любые моменты времени в свободных каналах, а в занятых каналах в моменты времени, когда на V-входе триггера 10.k присутствует
единичный сигнал.
После того, как запрос обслужился, процессор выдает сигнал готовности на вход 41 устройства и сигнал обслуженного запроса
снимается с соответствующего входа З8.к.
В случае, когда запрос освободил общий ресурс до окончания отведенного кванта времени, то соответствующий триггер 9.k по заднему фронту импульса с выхода 46
генератора 8 переключается в нулевое состояние. Триггер 13 по заднему фронту этого же импульса переключается в единичное состояние. Сигнал с прямого выхода триггера 13 через одновибратор 35 и элемент ИЛИ 28 сбрасывает счетчик 4 в нулевое состояние, тем самым подготовив его отсчета времени обслуживания очередного запроса.
Единичный сигнал с инверного выхода триггера 9.k устанавливает триггер 12.k в нулевое состояние. Элемент И 26 открывается по этому импульсу с выхода 47 генератора 8 проходит на синхровходы триггеров 11.1-11.п и 12.1-12.п, фиксируя очередной запрос.
Если сигнал готовности не успевает пройти до момента окончания времени, выделенного запросу, то на выходе элемента 6 сравнения появляется единичный сигнал, который, пройдя по переднему фронту импульса с выхода 46 генератора 8 через элемент И 19, запускает одновибратор 33. Одиночный импульс с выхода одновибрато- ра 33 сбрасывает счетчик 4 (через элемент ИЛИ 28), проходит через элемент ИЛИ 29 на выход 49 в качестве сигнала сброса процессора, а также сбрасывает соответствующий триггер 12.Мз нулевое состояние. После этого ресурс предоставляется очередному наиболее приоритетному запросу аналогично описанному.
Так как триггер 11 .k находится в единичном состоянии, то элемент И 18.k закрыт, а поэтому запрос, который уже получил квант времени доступа к общему ресурсу, не будет участвовать в дальнейшем споре за общий ресурс. В этом споре приоритет получит запрос с самым меньшим порядковым номером из зафиксированных и необслуженных процессов. Таким образом, не только один из запросов получил право доступа к общему ресурсу, повторный доступ может произойти только после того, как запросы от всех других процессов, требующих этот же ресурс, будут обслужены.
Если процесс получил доступ к общему ресурсу, то соответствующий триггер 11-k находится в единичном состоянии и, следовательно, на выходе элемента ИЛИ 27.k имеется единичный сигнал. Если абонент не требует доступа к общему ресурсу, то на инверсном выходе триггера 9.k имеется единичный сигнал, который проходит на выход соответствующего элемента ИЛИ 27.k. Когда на всех входах элемента И 20 появляется единичные сигналы, то одновибратор 34 сбрасывает триггеры 11.1-11.П в нулевое состояние.
Появление сигнала на выходе одновиб- ратора 34 фиксирует момент времени, когда в устройстве прошел цикл обслуживания и после этого возможно повторное обращение к общему ресурсу нуждающихся в нем запросов. Работа устройства в этом случае происходит аналогично описанному.
и
Б. В случае, когда запросы пришли в устройство после истечения основного времени, выделенного фоновой задачей, триггер 14 находится в единичном состоянии, а 5 поэтому элемент И 22 закрыт. Если сигнал Готов процессора проходит на вход 41 раньше того момента времени, как закончится дополнительное время, выделенное фоновой задаче (единичный сигнал на выхо10 де элемента 7 сравнения), то он проходит через элементы И 24 и ИЛИ 30 и сбрасывает триггеры 14 и 15. После этого открывается приоритетная схема, состоящая из элементов И 18.1-18.k и ресурс выделяется наибо15 лее приоритетному запросу аналогично описанному.
Если же сигнал готовности не пришел до момента завершения дополнительного времени, выделенного фоновой задаче, на
20 выходе элемента 7 сравнения появляется единичный сигнал и очередной импульс с выхода 46 генератора 8 проходит через элемент И 23, сбрасывает процессор через эле-, мент ИЛИ 29, а через элемент ИЛИ 30
25 сбрасывает триггеры 14 и 15 и счетчик 4. После этого процессор находите в исходном состоянии, приоритетная схем открыта и обслуживание основных ззстрвеов осуществляется аналогично описанному. 30 Формула изобретения
Устройство приоритета, содержащее п каналов (п - число источников запросов) и в каждом канале первый и второй триггеры и первый элемент И, причем в каждом канале
35 запросный вход устройства подключен к ин- формацонному входу первого триггера, выход которого соединен с первым входом первого элемента И, выход первого-элемента И k-ro канала (k 1,n-1) соединен с (k-M)40 ми входами первых элементов И каналов с (k+1)-ro по п-й, отличающееся тем, что, с целью расширения области применения устройства за счет возможности обслуживания как основных заданий, так и фоновых
45 задач, устройство дополнительно содержит регистр, генератор импульсов, коммутатор, счетчик, первую и вторую схемы сравнения, с первого по четвертый триггеры, с первого, по восьмой элементы И, с первого по шес50 той элементы ИЛИ, с первого по пятый од- новибраторы, а каждый канал устройства дополнительно содержит одновибратор, регистр, третий и четвертый триггеры, элемент ИЛИ, второй элемент И, причем вход про55 должительности кванта времени обслуживания запроса устройства в каждом канале подключен к информационному входу регистра своего канала, выход которого подключен к информационному входу коммутатора, вход запроса на установку кванта времени
устройства в каждом канале подключен к D-входу третьего триггера своего канала, прямой выход которого подключен к первому входу второго элемента И своего канала, выход которого подключен к синхровходу регистра своего канала, инверсный выход первого триггера в каждом канале подключен к первому входу элемента ИЛИ своего канала, к R-входу второго триггера своего канала, а также к входу седьмого элемента И, выход первого элемента И каждого канала подключен к 1-входам второго и четвертого триггеров своего канала, инверсный выход второго триггера А-го канала (А 1,п) подключен к (А+1)-му входу первого элемен- та И своего канала, прямой выход второго триггера каждого канала подключен к второму входу элемента ИЛИ своего канала, выход которого подключен к входу второго элемента И, выход которого через второй од- новибратор подключен к R-входам вторых триггеров каждого канала, инверсный выход четвертого триггера каждого канала подключен к разрешающему входу третьего триггера своего канала, прямой выход четвертого триг- гера А-го канала подключен к входу одновиб- ратора А-го канала, к А-му управляющему входу коммутатора, к входам восьмого элемента И и пятого элемента ИЛИ, выход которого через четвертый одновибратор подключен к S-входу второго триггера, прямой выход которого подключен к первому входу пятого элемента И, выход которого подключен к первым входам третьего и четвертого элементов ИЛИ, вход готовности процессора устройства подключен к D-входу первого триггера, прямой выход которого подключен к первому входу третьего элемента И и через третий одновибратор - к первым входам первого и второго элемен- тов ИЛИ, к первому входу шестого элемента И, к R-входам второго и третьего триггеров, . вход продолжительности кванта времени обслуживания фоновой задача устройства подключен к информационному входу реги- стра, первый выход которого подключен к (п+1)-му информационному входу коммутатора, а второй - к первому информационному входу второй схемы сравнения, выход коммутатора подключен к первому входу первой схемы сравнения, выход седьмого элемента И подключен к l-входу третьего триггера, к первому входу четвертого элемента И и ко второму входу шестого элемента И, выход которого подключен к второму входу четвертого элемента ИЛИ, выход которого подключен к первому входу шестого
элемента ИЛИ, к второму входу второго элемента ИЛИ, к R-входу третьего триггера, прямой выход которого подключен к (п+1)- му управляющему входу коммутатора, к входу пятого одновибратора, к стробирующему входу второй схемы сравнения, к первому входу первого элемента И, ко второму входу третьего элемента И, выход которого подключен к синхровходу регистра, инверсный выход третьего триггера подключен к (А+2) му входу элемента И А-го канала, (п-Н)-му входу восьмого элемента И, выход которого подключен к синхровходам второго и четвертого триггеров каждого канала, и к третьему входу второго элемента ИЛИ, выход которого подключен к R-входу счетчика, выход которого подключен к вторым входам первой и второй схем сравнения, выход пятого одновибратора подключен ко второму входу шестого элемента ИЛИ, выход которого подключен к R-входу второго триггера, инверсный выход которого подключен к второму входу четвертого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ и к третьему входу четвертого элемента ИЛИ, выход первой схемы сравнения подключен к l-входу второго триггера и к второму входу первого элемента И, выход которого через пятый одновибратор подключен к третьему входу третьего элемента ИЛИ, к R-входам четвертых триггеров в каждом канале, к четвертому входу второго элемента ИЛИ, к второму входу пятого элемента ИЛИ, выход которого подключен к второму входу второго элемента И, выход второй схемы сравнения подключен к второму входу пятого элемента Невыход Пуск устройства подключен к четвертого триггера, вход Останов ус щойст- ва подключен к R-входу четвеЩх го триггера, прямой выход которого подЦрю- чен к входу генератора импульсов, первой выход которого подключен к синхровходам первого и третьего триггеров каждого ла, к синхровходам первого и второго триггеров, к третьим входам первого, четвертого и пятого элементов И, второй выход генератора подключен к вторым входам вторых элементов И каждого канала, к счетному входу счетчика, к синхровходу третьего триггера, к (п+2)-му входу восьмого элемента И, выход одновибратора каждого канала является выходом разрешения обслуживания запроса устройства, а выход пятого одновибратора является выходом разрешения обслуживания фоновой задачи устройства.
381
л;
382
Фиг. 7
( наново )
название | год | авторы | номер документа |
---|---|---|---|
Многопроцессорная система | 1987 |
|
SU1494005A1 |
Многопроцессорная вычислительная система | 1991 |
|
SU1837309A1 |
Многопроцессорная система | 1989 |
|
SU1735866A1 |
Многопроцессорная система | 1990 |
|
SU1783538A1 |
Устройство для отладки мультипрограммных систем | 1989 |
|
SU1735855A1 |
Многопроцессорная система | 1989 |
|
SU1695318A1 |
Многопроцессорная система | 1989 |
|
SU1741144A1 |
Устройство приоритета | 1989 |
|
SU1702368A1 |
Устройство приоритета | 1990 |
|
SU1829033A1 |
Устройство для распределения заданий процессорам | 1988 |
|
SU1569831A1 |
Изобретение относится к автоматике и вычислительной технике, в частности к устройствам приоритетного обслуживания запросов, и может быть использовано а мультипрограммных ЭВМ для обеспечения доступа к общему ресурсу. Цель изобретения - расширение области применения устройства за счет возможности обслуживания как основных заданий, так и фоновых задач. Устройство приоритета содержит каналы, регистр, генератор импульсов, коммутатор, счетчик, первую и вторую схемы сравнения, с первого по четвертый триггеры, с первого по восьмой элементы И, с первого по шестой элементы ИЛИ, с первого по пятый од- новибраторы. Каждый канал устройства содержит одновибратор, регистр, четыре триггера, два элемента И, элемент ИЛИ. Устройство позволяет при отсутствии основных запросов запускать процессор для решения фоновых задач, выполнение которой прерывается, если пришел основной запрос. 2 ил.
I )
Многоканальное устройство приоритета | 1985 |
|
SU1275443A1 |
Приспособление для точного наложения листов бумаги при снятии оттисков | 1922 |
|
SU6A1 |
Приоритетное устройство (его варианты) | 1984 |
|
SU1211729A1 |
Приспособление для точного наложения листов бумаги при снятии оттисков | 1922 |
|
SU6A1 |
Колосниковая решетка с чередующимися неподвижными и движущимися возвратно-поступательно колосниками | 1917 |
|
SU1984A1 |
Авторы
Даты
1992-06-23—Публикация
1990-02-05—Подача