Устройство для распределения заданий процессорам Советский патент 1990 года по МПК G06F9/50 

Изобретение относится к вычисли- тельнол технике и может быть использовано в отказоустойчивых многопроцессорных системах для распределения задач между процессорами.

Цель изобретения - повышение надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий.

На фиг. 1 и 2 приведена функциональная схема устройства; на фиг.З - функциональная схема блока регистров.

Устройство для распределения зада- пий процессорам содержит блок 1 регистров, коммутатор 2, коммутатор 3, элемент ИЛИ-НЕ 4, элемент И 59 эле- мент И-НЕ 6, каналы 7.1,...7.К, группу информационных входов 8 устройства э в каналах - элементы 9,1,...9.К сравнения, регистры 10.1,...,10.К, триггеры 11 .1.1,. Л, 11.К. 1 и 11.1.2,

...,14.К.2, 16.К, 17.1,.

...,11.К.2, блоки элементов И 12.1.1, ...,12,К,.1 и 12.1 .2, . ..12.К.2, элементы И 13.1.1,...,13.К.1 и 13.1.2,..., 13.К.2, 14,1.1,...,14.К.1 и 14.1.2,

15.1,...,15.К, 16.1,...

,.,17.К, 18.1,...,18.К, регистры 19.1,...,19.К, элементы ИЛИ 20.1,...,20.К, 21.1.1,...,21.К.1 и 21.1.2,...,21.К.2, регистры 22.1.1, ...,22.К.1 и 22.1.2,...,22.К.2, коммутаторы 23.1,...23.К, триггеры 24.1, ..,24.К, 25.1,...,25.К, одновибра- торы 26.1,...,26.К, первый 27 и второй 28 синхронизирующие входы устройства, вход 29 режима устройства, сигнальные выходы 30.1,...,30.К устройства, сигнальные входы 31.1.1,..., 31.К.1 и 31.1.2,...,31.К.2 устройства, кодовые входы 32.1.1,...,32.К,1 и 32.1.2,...,32.К.2, упрлвчяющие входы 33 и 34 блока 1 регистров, информасд

циоьяые вьп-оды 35 блока 1Р информационные выходы 36 . 1.1 , . „ „, 36 „К, 1 у 36.,2,с..s36. устройства,, сигнальный выход 37 блока 1 регистров, Клок ,иегисгров (фиг. 3) содержит каналы

38,

, 38 „М, а. в каналах

регистры 400М™1

39. ls..,,39.М, блоки 40,1, элементов И, элементы ИЛИ 41.1,.,., 41.М, 42,1,...,42.М, элементы И 43.19 ...943,М. Блок 1 содержит также триггер 44 j. элементы И 45 и 46. Блок 1 регистров работает следующим образом В начальном состоянии регистры 39 и триггер 44 обнулены. На выходе элемен та ИЛИ 41.1 - нулевой сигнал, этот Сигнал открывает элемент И , Заца ча, поступившая первой в блок I регистра,, через блоки элементов ИЛИ 4 поступает на входы всех регистров 39. Ho по очередному импульсу с входа 27 код. задачи записывается только в ре гкстр 39ols так как только элемент 1{ 43,1 открыт. На выходе элемента ЕЛИ 41.1 появляется нулевой сигналs ко- торый открывает элемент И 43 .2 . Поэтому вторая задача поступает s регистр 39.2 и т,д В случае9 если устройство приняло задачу для обслуживания;, то го очередному синхроимпульсу с вхо- д# 27 триггер 44 устанавливается в единичное состояние, так как на входе 33 грисутствует единичный сигнал, который открывает элемент и 45 Теперь очередной импульс с входа 28 про ходит через открытый элемент И 46 на тактовые входы всех регистров 39. Происходит сдвиг информации Задача V3 регистра 39.2 перепишется в регистр 39.1э из регистра 39.3 в регистр 39,2 и т.д.

Устройство работает следующим образом,

В начальный момент все элементы памяти находятся в нулевом состояний Блок 1 регистров не содержит информации. На выходах элементов И-НЕ 6 и ИЛИ-НЕ i присутствуют единичные гиг- налы. Цепи установки в исходное состояние на фиг 152 не показаны.

Устройство может работать в двух режимахФ Первый режим - режим повышенной производительности решения задач. Второй режим - режим повышенной надежности решения задач.

В режиме повышенной производительности решения задач на входе 29 присутствует нулевой сигнал. Он обеспечивает поступление задачи для решени

)

5

в один процессор. Задачи,, пришедшие на вход 8 устройства, поступают в блок 1 регистров, откуда последовательно через коммутатор 3 поступают на информационные входы блоков элементов И 12. Однако код задачи пройдет только на выход 36.1.1, так как только на выходе элемента ИЛИ 21.1,1 присутствует единичный сигнал. После поступления задачи в процессор, очередной синхроимпульс с входа 27, пройдя через открытый элемент И 5, устанавливает триггер 11.1.1 в единичное состояние. Единичный сигнал с инверсного выхода этого триггера через ИЛИ20.1 откроет элемент И 13.1,2, Поэтому вторая задача с выхода

коммутатора 3 поступает через блок элементов И 12.1.2 во второй процессор. По очередному синхроимпульсу с входа 27 триггер 11.1.2 устанавливается в единичное состояние. Поспе этого появляется единичный сигнал на выходе элемента И 18.1. Этот сигнал открывает элемент И 13.2.1 и на его выходе появляется управляющий сигнал для приема очередной задачи в соответствующий процессор. Задача в про- иессор поступает аналогично описанному. После того, как все процессоры включаются в работу, на выходе элемента И-НЕ 6 появляется нулевой сигнал, Этот сигнал поступает в блок 1 регистров и последний перестает выдавать задачи для распределения, Если какой-нибудь процессор выполнил поступившую на его вход задачу, то на соответствующем входе 31 появляется единичный сигнал. Так как на входе 29 действует нулевой сигнал,, который запрещает работу элементов 9 сравнения s то на выходе элементов 9 сравнения будет нулевой сигнал. Этот сигнал открывает элементы И 14. Поэтому очередной импульс с входа 28 проходит через открытый элемент И 14.К.1 и устанавливает триггер 11.К.1 в нулевое состояние. Соответствующий процессор вновь готов принять задачу для обслуживания ,

Сущность режима повышенной надежности решения задач заключается в следующем. Пусть необходимо решить какой-нибудь пакет задач с повышенной надежностью получения достоверного результата. Если учесть, что во время решения задачи процессор может дать сбой или отказать, то вероятно8

что на выход поступит неверный результат решения. Чтобы этого избежать, в предлагаемом устройстве предлагается каждую задачу решать на двух процессорах одновременно. После решения задачи в процессорах сравнения результатов решения позволяет определить правильно решена задача или нет. В случае несовпадения кодов результата задача передается другой паре процессоров. Одновременно с этим она ре1- шается и в паре процессоров, которая дала несравнение с целью определения причины несовпадения (сбой или отказ) Во втором режиме на входе 29 постоянно присутствует единичный сигнал. Этот сигнал, поступая на входы элементов ИЛИ 20, позволяет вырабатывать управляющие сигналы, разрешающие поступление очередной задачи одновременно на выходы двух блоков элементов И 12. Поэтому-каждая задача поступает для решения одновременно в два процессора. Сигнал с входа 29 разрешает работу элементов 9 сравнения, При распределении задач по процессорам устройство во втором режиме работает аналогично первому режиму, за исключением того, что одна задача поступа- зт в два процессора. При выполнении задачи процессоры одного канала выставляют коды решения задачи на входы 32, По переднему фронту импульсов о.о::чание решения задачи эти коды за- Ь сываются в регистры 22.

Далее возможно несколько вариантов работы устройства.

Когда коды решения задачи, выдан- HU,- процессорами, совпали, на выходе элемента 9 сравнения будет нулевой сигнал. Этот сигнал откроет элементы И 14.( Следовательно, синхронизирующий сигнал с входа 28 пройдет через эле

случае, если нет аналогичной ситу в канале с меньшим порядковым ном который обладает большим приорите Сигнал с выхода элемента И 16 открывает коммутатор 2 для прохода да задачи с выхода регистра 10 (к задачи в регистр 10 записывается новременно с поступившими задачам процессор для обслуживания по зад му фронту импульса с выхода соотв ствующего элемента И 13). Задача выхода коммутатора 2 через коммут тор 3 поступает для распределения в каналы 7, где она распределяетс в свободный канал для решения. Од временно с задача повторно п ступает в канал 7. Повторное пост ление задачи обеспечивает единичн сигнал с выхода элемента И 16, ко рый через элементы ИЛИ 21 открыва блоки элементов И 12. Код отказав го канала записывается в регистр канала, взявшего на обслуживание 25 дачу отказавшего канала. При появл нии единичного сигнала на выходе мента И 16 открывается элемент И для прохождения импульсов с входа Элемент И 17 открывается, если в у ройстве есть свободные каналы. Есл свободных каналов нет, то не реше ная (отказавшая) задача ожидает ос бождения процессоров в регистре 1 При освобождении процессоров появл ется единичный сигнал на выходе эл мента И-НЕ 6„ Очередной синхроимпу с входа 27 проходит через открытый элемент И 17 и задним фронтом запу кает одновибратор 26. Импульсом с хода одновибратора 26 процессоры д ного канала устанавливаются в нуле вое состояние. Импульс с выхода од вибратора 26 устанавливает триггер в единичное состояние и сбрасывает

менты И 14 на установочные входы триг-45 регистры 22 в О. На выходе элеrtpoB 11. В результате канал вернется Б исходное положение и готов к приему очередной задачи.

Когда коды решения задач, посту- ш-:ылие на входы 32 не- совпали, на выходе элемента 9 сравнения будет еди- -1кч,ный сигнал. Этот сигнал закрывает элементы И 14 и поэтому сигналы с входа 28 не проходят на сброс триг- , геров 11. Единичный сигнал с выхода элемента 9 сравнения поступает на вход элемента И 16, на выходе которого появляется единичный сигнал. Единичный сигнал появляется только в том

мента 9 сравнения появляется нулев сигнал. На выходе элемента И 16 та устанавливается единичный сигнал. После решения задачи в каналах

50 в регистры 22 записываются коды их решения.

На выходах элементов 9 сравнени появляются соответствующие сигналы Если задача решена правильно в обо

55 каналах, то аналогично описанному триггеры 11 устанавливаются в нуле вое состояние. Кроме того, в канал триггер 24 устанавливается в нулев состояние импульсом с выхода элеме

0

0

5

случае, если нет аналогичной ситуации в канале с меньшим порядковым номером, который обладает большим приоритетом. Сигнал с выхода элемента И 16 открывает коммутатор 2 для прохода кода задачи с выхода регистра 10 (код задачи в регистр 10 записывается одновременно с поступившими задачами в процессор для обслуживания по заднему фронту импульса с выхода соответствующего элемента И 13). Задача с выхода коммутатора 2 через коммутатор 3 поступает для распределения в каналы 7, где она распределяется в свободный канал для решения. Одновременно с задача повторно поступает в канал 7. Повторное поступление задачи обеспечивает единичный сигнал с выхода элемента И 16, который через элементы ИЛИ 21 открывает блоки элементов И 12. Код отказавшего канала записывается в регистр 19 канала, взявшего на обслуживание за- 5 дачу отказавшего канала. При появлении единичного сигнала на выходе элемента И 16 открывается элемент И 17 для прохождения импульсов с входа 27. Элемент И 17 открывается, если в устройстве есть свободные каналы. Если свободных каналов нет, то не решенная (отказавшая) задача ожидает освобождения процессоров в регистре 10. При освобождении процессоров появляется единичный сигнал на выходе элемента И-НЕ 6„ Очередной синхроимпульс с входа 27 проходит через открытый элемент И 17 и задним фронтом запускает одновибратор 26. Импульсом с выхода одновибратора 26 процессоры данного канала устанавливаются в нулевое состояние. Импульс с выхода одно- вибратора 26 устанавливает триггер 24 в единичное состояние и сбрасывает

0

5

0

5 регистры 22 в О. На выходе элемента 9 сравнения появляется нулевой сигнал. На выходе элемента И 16 также устанавливается единичный сигнал. После решения задачи в каналах 7

в регистры 22 записываются коды их решения.

На выходах элементов 9 сравнения появляются соответствующие сигналы. Если задача решена правильно в обоих

каналах, то аналогично описанному триггеры 11 устанавливаются в нулевое состояние. Кроме того, в канале 7 триггер 24 устанавливается в нулевое состояние импульсом с выхода элемен715

та И 14. Каналы 7 готовы к принятия новых задач. При этом делается вывод, что в канале 7 при первом цикле решения задачи происходит сбой и процессоры исправны.

Если первый элемент 9 сравнения выдает сигнат несовпадения кодов, а второй элемент 9 сравнения - сравнения кодов, то устройство работает следующим образом. По очередному синхроимпульсу с входа 28 триггер 25 устанавливается в единичное состояние , Сигнал с его инверсного выхода Закрывает элемент И 16. На его выхо- &е не будет единичного сигнала. Таким Ьбразом, делается вывод что один или оба процессора канала отказали, о чем выдается информационный сигнал на выход 30 устройства.

Формула изобретения

Устройство дли распределения зала- ний процессорам, содержащее блок ре- Гистров, первый коммутатор, элемент И9 элемент ШШ-НЕ, каналы, а в каждом канале - первый триггер, первый блок элементов И, первый элемент И, одно- вибратор, причем группа выходов блока регистров подключена к первой группе информационных входов первого коммутатора, выходы которого подключены к информационным входам первых блоков элементов И всех каналов, в каждом канале инверсный выход первого триггера подключен к первому входу первого элемента И своего канала, отличающееся тем, что, с целью повышения надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий, в него введены второй коммутатор, элемент И-НЕ, а в каждый канал - элемент сравнения, коммутатор, четыре регист- ра, второй, третий я четвертый триггеры, с второго по седьмой элементы И первыйэ второй и третий элементы ИЛИ, причем группа информационных входов устройства подключена к группе информационных входов блока регистров, выход элемента И-НЕ подключен к первому входу управления считыванием блока регистров, выход элемента ИЛИ-НЕ подключен к второму входу управления считыванием блока регистров и к первому и второму управляющим входам первого коммутатора, в каждом канале выход первого элемента И подключен к уста но

вочному входу первого триггера, инверсный выход второго триггера подключен к входам второго элемента И и к инверсному входу первого элемента ИЛИ, выход которого подключен к второму входу первого элемента И своего канала, выход первого элемента И

o

5

0

30

35

40

5 45 55

50

подключен к первому входу второго элемента ИЛИ, выход которого подключен к управляющему входу первого блока элементов И, выход первого блока элементов И подключен к информационным входам первого регистра, выход которого подключен к соответствующей группе информационных входов второго коммутатора, выходы второго коммутатора подключены к второй группе информационных входов первого коммутатора и к входам элемента ИЛИ-НЕ, выход первого элемента И подключен к тактовым входам первого и второго регистров, выходы второго регистра подключены к группе информационных входов коммутатора своего канала, выход коммутатора канала подключен к первому входу третьего элемента И, выход которого подключен к входу сброса первого регистра, в каждом канале сигнальные входы устройства подключены к тактовым входам третьего и четвертого регистров и к первым прямым входам четвертого и пятого элементов И своего канала, выходы которых подключены соответственно к входам сброса первого и второго триггеров своего канала, инверсный выход третьего триггера подключен к первому входу шестого элемента И своего каналаs выход ,- которого подключен к второму входу второго и к первому входу третьего элементов ИЛИ своего канала, к перво- му входу седьмого элемента И своего канала, к информационным входам вторых регистров всех каналов, кроме своего, к инверсным входам шестых элементов И всех последующих каналов и к соответствующему управляющему входу второго коммутатора, кодовые входы устройства в каждом канале подключены к информационным входам третьего и четвертого регистров} выходы которых подключены к входам элемента сравнения своего канала, выход элемента сравнения в каждом канале подключен к инверсным входам четвертого и пятого элементов И своего канала, к второму входу третьего элемента И, к единичному входу третьего триггера

своего канала, к второму входу шестого элемента И своего канала и к управляющим входам коммутаторов других каналов, прямые выходы первого и второго триггеров в каждом канале подключены к входам восьмого элемента И своего канала, выход которого подключен к соответствующим входам первых элементов И всех последующих каналов, в каждом канале выход седьмого элемента И через одновибратор подключен к входу установки в 1 четвертого триггера и к входам установки в |1г третьего и четвертого регистров

О

своего канала, первый синхронизирующий вход устройства подключен к первому синхронизирующему входу блока регистров, к первому входу элемента И, к вторым входам седьмых элементов И всех каналов, второй синхронизирующий вход устройства подключен к второму синхронизирующему входу блока регистров, к вторым прямым входам четвертого и пятого элементов И всех каналов, к тактовым входам третьих триггеров всех каналов и к третьим входам третьих элементов И каналов, вход режима устройства подключен к прямым входам первых элементов ИЛИ всех кана йов и к входам разрешения элементов

27

0

сравненияvвсех каналов, выход элемен- ,та И-НЕ подключен к третьим входам седьмых элементов И всех каналов, выход блока регистров подключен к второму входу элемента И, выход которого подключен к тактовым входам первого и второго триггеров всех каналов, выход второго элемента И в каждом канале соединен с вторым входом третьего элемента ИЛИ своего канала, выход третьего элемента ИЛИ канала соединен с управляющим входом второго блока элементов И своего канала, информа- 5 ционные входы вторых блоков элементов И каналов соединены с группой выходов первого коммутатора, группы выходов первого и второго блоков элементов И каналов являются группами выходов кода задачи устройства, выходы восьмых элементов И каналов соединены с входами элемента И-НЕ, выход четвертого элемента II каждого канала соединен с входом сброса четвертого триггера и первым входом сброса вто0

5

одноэибратора в каждом канале соединен с вторым входом сброса второго регистра своего канала, инверсные выходы третьих триггеров каналов яв

ляются сигнальными выходами устройства,

/W /

Изобретение относится к вычислительной технике и может быть использовано в отказоустройчивых микропроцессорных системах. Цель изобретения - повышение надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий. Устройство содержит блок регистров, два коммутатора, элемент И, элемент ИЛИ-НЕ, элемент И-НЕ, а каждый канал - четыре триггера, четыре регистра, три элемента ИЛИ, коммутатор, семь элементов И, элемент сравнения, одновибратор. Сущность изобретения состоит в повышении надежности решения задачи путем обеспечения возможности ее повторного решения в случае, если процессор, в котором она решается, во время решения отказывает или дает сбой. 3 ил.