Многопроцессорная система Советский патент 1992 года по МПК G06F15/16 

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах для распределения задач между процессорами.

Известно устройство для распределения заданий процессорам, содержащее процессоры, группы элементов И, элементы ИЛИ, регистр готовности процессоров, регистр сдвига, узел управления.

Недостатком этого устройства является низкое быстродействие, обусловленное использованием последовательной дисциплины анализа свободных процессоров, а также возможностью отказа в выполнении задания в случае, если число свободных процессов меньше их потребного количества.

Известно устройство для распределения заданий процессорам, содержащее блок управления, первую и вторую группы элементов И, регистр сдвига, элемент ИЛИ, блок элементов ИЛИ, группу регистров хранения, элемент И, регистр готовности процессоров.

Недостатком данного устройства является низкое быстродействие.

Известно устройство, содержащее процессоры, регистр готовности процессоров, блок элементов И, первую и вторую группы элементов ИЛИ, блок регистров, первую, вторую и третью группы элементов ИЛИ, блок регистров, первую, вторую и третью группу элементов И, первый, второй и третий элементы ИЛИ, элемент И.

-ч со ы

со

Недостатком этого устройства является большой обьем оборудования.

Наиболее близким к изобретению по технической сущности является устройство для распределения заданий процессорам, содержащее блок регистров, первый и второй коммутаторы, элемент ИЛИ-НЕ, элемент И-НЕ, элемент И, п каналов и в каждом канале два первых, второй и третий триггеры, с первого по шестой элементы И, первый и второй элементы ИЛИ, элемент сравнения, первый регистр, седьмой элемент И, одновибратор.

Недостатком этого устройства является низкая эффективность использования оборудования, которая заключается в том, что при отказе одного из процессоров канала из конфигурации выводится целый канал, хотя в канале содержится еще один исправный процессор. Таким образом, исправный процессор не занят производительной работой до тех пор, пока отказавший в данном канале процессор не будет восстановлен. В то же время в системе может быть другой канал с аналогичной ситуацией. Два исправных процессора из двух каналов, выведенных из конфигурации могли бы составить работоспособную пару, однако в данном устройстве это не реализуется. Вследствие этого при появлении отказов процессоров снижается производительность системы. Другим недостатком данного устройства является низкая надежность функционирования. Зто объясняется следующим. Отказ каждого процессора ведет за собой вывод из конфигурации системы еще одного исправного процессора. Таким образом, если в каждом из каналов устройства откажут по одному процессору, то устройство перейдет в состояние полного отказа, хотя в нем есть исправные процессоры, Это приводит к высокой вероятности отказа устройства в целом.

Другим недостатком данного устройства является узкая область применения, выражающаяся в том, что любая задача, поступившая в систему, будет обслужена в двух процессорах, В большинстве же вычислительных систем есть задачи разного уров- ня важности. Некоторые из них, менее важные, не требуют решения дублированием, т.е. вероятность их верхнего решения может быть меньше или равна вероятности отказа или сбоя одного процессора при решении задачи. Для других задач вероятность их верного решения должна быть больше, чем вероятность отказа одного процессора при решении задачи. Есть и третий класс задач, решать которые необходимо в

кратчайшее время с высокой вероятностью получения верного результата.

В данном устройстве, таким образом, некоторые задачи будут использовать при

решении лишние процессоры, что ведет к снижению производительности системы, а другие задачи будут решаться дольше отведенного времени и с меньшей, чем это тре- буется, вероятностью получения верного

0 результата,

Кроме того, в устройстве не предусмотрено синхронное получение результатов ре- шения задач повышенной важности (решаемых в двух процессорах). Это приво5 дит к тому, что если один из процессоров, решающих одинаковую задачу, выдал результат решения задачи позже другого (по причинам сбоев, помех и т.д., пришедших во время решения задачи), то он будет выведен

0 из конфигурации системы по причине отказа, хотя он находится в работоспособном состоянии и через некоторое время выдаст код решения задачи. Это приводит к высокой вероятности отказа устройства в целом.

5 Цель изобретения - повышение надежности функционирования систем за счет перераспределения заданий в случае отказов. Сущность изобретения состоит в повышении надежности функционирования сис0 темы за счет возможности обслуживания процессоров, в которых однотипные задачи могут решаться различное время. Разброс времени решения однотипных задач возможен за счет сбоев или помех, действующих

5 на процессоры во время решения задач.

Предлагаемая многопроцессорная система содержит п каналов, в каждом из каналов имеется один процессор. В систему могут поступать задачи трех типов важно0 сти. В соответствии с этими типами задача поступает в один, два или три процессора и решается в одинарном, дублированном либо мажоритарном режиме,

В системе возможны случаи, когда про5 цессоры, решающие одну и ту же задачу, выдают коды результатов решения задачи в различное время. В этом случае процессор, выдавший код результата решения задачи первым, ожидает, когда выдаст результат

0 решения той же задачи другой процессор (или другие два процессора, если задача решалась в трех процессорах), и только после этого происходит сравнение кодов результатов решения задачи,.

5

На фиг,1 и 2 приведена функциональная схема системы; на фиг.З - функциональная схема блока 2 ранжирования заданий; на фиг.4 - функциональная схема блока 13 распределения заданий; на фиг.5 - функциональная схема блока 8 приема; на фиг.6 - функциональная схема блока 1 регистров.

Многопроцессорная система (фиг.1,2) содержит первый блок 1 регистров, блок 2 ранжирования заданий, второй 3 и первый 4 коммутаторы, вторую группу информаци- онных входов 5.1-.П блока 2 ранжирования, четвертый б и пятый 7 пороговые элементы, блок 8 приема, шестой пороговый элемент 9, третий элемент И 10, управляющий выход 11 приема, выходы 12.1-12.п блока 2 ранжи- рования, блок 13 распределения заданий, в каждом операционном устройстве второй элемент И 14.К, операционные устройства 15.1-15.П, в каждом К-м () операционном устройстве первый 16.К и второй 17.К регистры, элемент ИЛИ-НЕ 18.К, счетчик 19.К, второй 20.К и первый 21.К элементы сравнения, триггер 22.К, выход 23. К первого элемента сравнения 21.К, пятый 24,К, шестой 25.К, первый 26.К, третий 27.К элементы И, второй 28.К одновибратор, первый 29.К элемент ИЛИ, девятый ЗО.К элемент И, второй 31.К элемент ИЛИ, четвертый 32.К элемент ИЛИ, первый 33.К одновибратор, первый 34.К, четвертый 35.К, пятый 36.К, второй 37.К, информационный 38.К входы блока обработки 42.К, информационный выход 39.К блока обработки 42.К, первый управляющий вход 40.К блока обработки 42.К, четвертый элемент И 41.К, блок обработки 42.К, а также общие для всей системы первый 43, второй 44, пятый 45 информационные группы выходов блока 1 регистров, в каждом операционном устройстве третий одновибратор 46.К, первый 47, второй 48, третий 49 выходы блока 1 регистров, четвертый выход 50, 51.1, 51.2, 51.3 выходы ранжирования блока 13 распределения заданий, выход 52 первого порогового элемента 6, выход 53 элемента И 10, группу входов 54.1-54.п, группу выходов 55.1-55.ri блока 13 распределения заданий, второй 56 и первый 57 информационные входы блока 2 ранжирования, выход 58 второго порогового элемента 7, группу инфор- мационных входов 59.1-59.п блока 2 ранжирования, первый синхровход 60, информационный вход 61 системы, информационный выход 62 блока 1 регистров, второй вход 63 синхронизации системы, вы- ход признака окончания выполнения 64.К, восьмой 65.К элемент И, седьмой 66.К элемент И, третий 67.К элемент ИЛИ, пятый 68.К элемент ИЛИ, десятый 69,К элемент И, информационный выход 70.К, выход 71 третьего коммутатора 78, второй 72. К элемент ИЛИ-НЕ, вход 73,К количества допустимых отказов, информационные выходы 74. Ки 75. К, первый 76 элемент ИЛИ, первый 77

пороговый элемент, третий 78 коммутатор, второй 79 и третий 80 пороговые элементы, третий 81 и второй 82 элементы И, второй 83 элемент ИЛ И, управляющий вход 84 блока ранжирования заданий 2.

Блок 13 распределения заданий (фиг.4) содержит с первой 94.1-94.п по (п+1)-ю 97.1-97.п группы элементов И, группу элементов ИЛИ 98.1-98.п,первый 99, второй 100, третий 101 пороговые элементы, первый 102, второй 103, третий 104, четвертый 105 элементы И, третий 106, второй 107 элементы И, третий 108, второй 109,первый 110 одновибраторы, первый элемент ИЛИ 111.

Блок 2 ранжирования заданий (фиг.З) содержит первую 85.1-85.П и вторую 86.1- 86.п группу триггеров, первую 87.1-87.п и вторую 88.1-88.п группы элементов И, первую 89.1-89.п и вторую 90,1-90.п группы элементов ИЛИ, элемент ИЛИ 91, элемент И 92, одновибратор 93.

Блок 1 регистров (фиг.6) предназначен для приема задач, поступающих в систему для обслуживания и хранения их в случае, если в системе нет свободных блоков обработки. На выход 43 блока 1 регистров выдаются задачи с наибольшим кодом важности, единичный сигнал на выходе 47 того же блока свидетельствует о том, что такие задачи хранятся в блоке 1 регистров. На выходе 44 блока 1 регистров выдаются задачи, требующие решения дублированием. Эти задачи сопровождаются единичным сигналом с выхода 48 того же блока. На выход 45 блока 1 регистров поступают задачи с самым низким кодом важности. Наличие этих задач в системе вызывает появление единичного сигнала на выходе 49 блока 1 регистров.

Блок 1 регистров (фиг.6) работает следующим образом.

В начальном состоянии регистры 118.1- 118.1 каналов 124.1-124.3 обнулены. На выходе элемента ИЛИ 120.1 канала 124.М () присутствует нулевой сигнал, который, открывая элемент И 122.1, обеспечивает запись кода задачи, первой поступившей в данный канал в регистр 118.1. Синхронизируется запись задачи в регистр 118.1 импульсом с выхода элемента ИЛИ 121. После записи задачи в регистр 118,1 на выходе элемента ИЛИ 120.1 появляется единичный сигнал, который открывает элемент И 122.2 и закрывает элемент И 122.1. Поэтому задача, пришедшая второй в канал 124.М, запишется в регистр 118.2, и т.д.

В случае, когда задача из канала 124,М будет принята на решение системой, на соответствующем выходе 50.1-50.3 появится единичный импульсный сигнал (для канала 124.1 единичный сигнал поступает с входа

51.1, для канала 124.2 - с выхода 51.2, для канала 124.3 - выхода 51,3). Этот единичный сигнал пройдет через элементы ИЛИ 121.1- 121.1 на синхровходы всех регистров 118.1- 118.1 канала 93.М. В результате задача из регистра 118.2 перепишется в регистр 118.1, из регистра 118.3 - в регистр 118.2 и т.д., т.е. в канале 124.М произойдет сдвиг информации. Необходимо отметить, что в момент Сдвига в каналах 124.1-124,3 на выходе 62 должна быть нулевая информация.

В блоке 1 регистров дешифратор 123 выдает управляющие сигналы записи очередной задачи в тот или иной канал. Задачи с наибольшей степенью важности записываются в канале 124.1, а с наименьшей - в канале 124.3,

Код важности задачи - это двухрззряд- ный код, причем задаче с наибольшим кодом важности соответствует код 00, задаче, которая должна решаться в доух процессорах соответствует код 01, а задача, которая должна решаться в одном процессоре, несет код 10. В соответствии с этими кодами и управляющие сигналы на выходах дешифратора 123 появляются для канала 124.1-124.2-124.3.

В регистрах 118.1-118.1 всех каналов предусмотрен разряд лишь для второго разряда кода важности, т.е. в этом разряде записывается единица лишь в случае, когда задача должна решаться в одном процессоре.

Блок 2 ранжирования заданий (фиг.З) предназначен для приема сигналов запроса от операционных устройств 15.1-15.п, их обслуживания и выдачи управляющих сигналов на входы коммутатора 3.

Блок 2 работает следующим образом.

В начальном состоянии триггеры 85.1- 85.П-Г 86.1-86.п обнулены, на информационных входах 5.1-5.П, 59.1-59.п присутствуют нулевые сигналы, на выходах 12.1-12.п будет также нулевая информация.

Запросы от операционных устройств поступают на входы 5.1-5.п. Если одновременно поступает несколько запросов, то приоритетная схема, образованная элементами И 87.1-87.п выбирает наиболее приоритетный. После выбора наиболее приоритетного запроса на выходе соответствующего элемента И 87.К () появляется единичный сигнал. По очередному импульсу с входа 60 триггеры 85.К и 86.К устанавливаются в единичное состояние. На выходе 12.К появляется единичный сигнал, разрешающий подключение соответствующего устройства 15.К к выходу коммутатора 3. Каждому операционному устройству запрещается более одного такта подключаться к выходу коммутатора 3.

Поэтому по следующему тактовому импульсу фиксируется.запрос от другого устройства на соответствующем триггере 86.М ( ), Если запрос не успел обслу- житься за один такт, то повторное разрешение на подключение к коммутатору 3 предоставляется после обслуживания всех

0 запросов от других каналов. После одноразового обслуживания всех имеющихся запросов на всех элементах ИЛИ 90.1-ЭО.п появляются единичные сигналы. Очередной импульс с входа 60 пройдет через открытый

5 элемент И 91 и своим задним фронтом запустит одновибратор 93. Импульс с его выхода установит триггеры 85.1-85.п в нулевое состояние. После этого возможно повторное обслуживание запросов.

0 В случае, если на выходе элемента И 92 появляется единичный сигнал, то запрещается работа приоритетной схемы, образованной элементами И 87.1-87.п, и разрешается работа приоритетной схемы,

5 образованной элементами 88.1-88.п, В этом случае запросными входами являются входы 59.1-59.п. Выбор наиболее приоритетного запроса и его подключение осуществляется аналогично описанному выше.

0 Блок 8 приема предназначен для фиксирования кодов задач, поступающих асинхронно на информационный вход 61 системы. После поступления код задачи снимается с входа 61 по переднему фронту

5 импульса с выхода 11 блока 8 приема.

Блок 13 распределения заданий предназначен для выдачи управляющих сигналов приема задач в операционные устройства 15.1-15.п. Управляющие сигна0 лы выдаются на выходы 55.1-55.П в зависимости от наличия свободных блоков обработки в системе и задач различных типов, требующих обслуживания.

Работает блок 13 следующим образом.

5 В блоке 13 содержатся три схемы приоритета. Группа элементов И 94.1-94.п принимает участие в определении свободного операционного устройства в любом случае, если для решения задачи требуется один,

0 или два, или три блока обработки. Эта группа элементов И определяет первый свободный блок обработки, начиная с блока обработки с меньшим порядковым номером. Группа элементов И 95.2-95.П участву5 ет в определении второго свободного блока обработки по порядку, начиная с блока обработки с меньшим порядковым номером. В соответствии с этим эта группа элементов И включается в работу, когда для решения задачи необходимы два или три блока обработки. Группа элементов И 96.3-96.ri включается в работу, когда для решения задачи необходимо три блока обработки, и она определяет третий свободный блок обработки, начиная с блока обработки с меньшим по- рядковым номером.

Управляющими сигналами для блока 13 выбора являются сигналы со входов 53, 49, 48, 47.

Сигнал с выхода 49 запрещает работу приоритетных схем, образованных элементами И 95.2-95.П, И 96.1-96.п, обеспечивая тем самым поиск одного свободного блока обработки. Сигнал с входа 48 запрещает работу приоритетной схемы, образованной элементами И 96.3-96.п, обеспечивая поиск двух свободных блоков обработки.

На выхода элемента И 102 будет единичный сигнал в случае, когда для решения очередной задачи необходимо три блока об- работки и в системе имеется хотя бы три свободных блока обработки. На выходе элемента И 103 появляется единичный сигнал в случае, когда для решения очередной задачи необходимо два блока обработки и в системе есть хотя бы два свободных блока обработки. На выходе элемента И 104 появляется единичный сигнал в случае, когда очередная задача требует один блок обработки и в системе есть хотя бы один свобод- ный блок обработки.

Единичный импульс на выходе 51 появляется в случае, когда система определила необходимое число блоков обработки для решения очередной задачи,

На вход 53 поступает единичный сигнал в случае, когда в системе к паре блоков обработки для повторного решения задачи подсоединяется еще один из свободных блоков обработки системы.

Система работает следующим образом.

В начальном состоянии блок 1 регистров не содержит никакой информации. На входы блока 2 ранжирования заданий по- ступают нулевые сигналы, на его выходах 12.1-12.п - также нулевые сигналы,

На входах блока 13 распределения за- даний-нулевые сигналы, на его выходах - нулевые сигналы. В каждом К-м () one- рационном устройстве 15.К регистры 16.К, 17.К, а также триггер 22.К и счетчик 19.К обнулены, блок обработки 42,К находится в исходном состоянии и работоспособен. На выходе элемента И 10 будет нулевой сигнал, который подключает к выходу коммутатора 4 один из выходов 43-45 блока 1 регистров (цепи начальной установки на фиг.1-6 условно не показаны). Задачи поступают на вход 61 устройства. Все поступившие в систему задачи фиксируются в блоке 1 регистров и выдаются из него в соответствии с наличием свободных блоков обработки.

В системе предусмотрено поступление задачи трех типов. Тип задачи определяется кодом важности, который поступает в систему на вход 61 вместе с кодом задачи. Код важности два определяет, что задача должна обслужиться в системе за минимально возможное время. Поэтому задача с кодом важности два считывается первой в очереди в блоке 1 регистров и поступает для решения одновременно в три блока обработки. Это позволяет получить правильный результат решения задачи в случае, если даже один из блоков обработки во время рршения задачи отказал. Код важности один определяет, что задача должна обслужиться в системе с повышенной вероятностью получения верного результата. Каждая задача с кодом важности один поступает для обслуживания в два блока обработки. Если после решения задачи блоки обработки выдают различные коды результатов решения задачи, то это означает, что один из блоков обработки во время решения задачи отказал. В этом случае в данной паре блоков обработки подключается еще один блок обработки системы из числа свободных и исправных и задача обслуживается повторно уже в трех блоках обработки. По окончании ее повторного обслуживания определяется отказавший блок обработки и имеется верный результат решения задачи. Задачи с кодом важности один ставятся в очередь в блоке 1 регистров после задач с кодом важности два. Задачи с нулевым кодом важности обслуживаются в одном блоке обработки и имеют наименьший приоритет при постановке в очередь в блок 1 регистров.

Блок 13 распределения заданий выдает в блок 1 регистров сигналы о наличии свободных блоков обработки. Сигнал на выходе 50 блока 13 свидетельствует о наличии в системе хотя бы одного свободного блока обработки.

Единичные сигналы на выходах 55.1- 55.п блока 13 распределения заданий свидетельствуют о том, что очередная задача должна поступить для решения в соответствующие блока обработки, Эти сигналы могут быть одновременно не более чем на трех выходах 55.1-55.П. Если же в систему в очередном такте поступает задача с кодом важности один, то единичные сигналы будут на двух выходах 55.1-55.п. Задача с кодом один поступает в систему из блока 1 регистров только в том случае, если в блоке 1 регистров нет задач с кодом важности два,

о чем свидетельствует единичный сигнал на выходе 48 и нулевой на выходе 47 блока 1 регистров, Если же в систему для обслуживания поступает задача с нулевым Кодом важности, то единичный сигнал будет только на одном выходе 55.1-55.п блока выбора. Задача с нулевым кодом важности поступает на обслуживание только в случае, если в блоке 1 регистров не хранятся задачи с кодами важности два и один, о чем свидетельствует единичный сигнал с выхода 49 блока 1 регистров.

В исходном состоянии счетчик 19.К в каждом операционном устройстве обнулен. Поэтому на выходе элемента ИЛИ-НЕ 72.К будет единичный сигнал, который разрешит запись информации в счетчик 19.К с входа 73. К по заднему фронту импульса с входа 60,- после чего D-и С-входы счетчика 19.К закрываются нулевым сигналом на V-входе. После этого счетчик готов к работе. В дальнейшем функционирует только счетный вход счетчика 19.К, который работает на убывание, В счетчик 19.К может быть записан код любого целого числа, в зависимости от того, какой критерий отказа выбран для операционного устройства. С момента времени, когда счетчик 19.К достигает нупя, данное операционное устройство 15.« выводится из конфигурации системы. В простейшем случае в счетчик 19.К может быть записана единица, и тогда после первого же неисправного функционирования данного операционного устройства (по различным причинам; например, сбой и др.) операционное устройство 15.К выводится из конфигурации системы.

Задача поступает в операционное устройство на обслуживание следующим образом.

Блок 13 распределения заданий в соответствии с управляющими сигналами, поступающими с выходов 47-49 блока 1 регистров, выдает один-, два или три единичных сигнала на входы 55.1-55.rt. Эти сигналы поступают в соответствующие операционные устройства системы. Далее рассматривается, как задача поступает и ре- шается в одном операционном устройстве (например, в устройстве 15.К(). В случае поступления задачи одновременно в два или три операционных устройства алгоритм поступления не изменяется. Управляющие сигналы с выходов 47-49 блока 1 регистров разрешают проход через коммутатор 4 задачи одного из трех типов.

Поэтому код задачи с соответствующего выхода 43,44 или 45 блока 1 регистров через коммутатор 4 поступит в устройство 15, К. В операционном устройстве 15.К код задачи

поступает в блок обработки 42.К и на информационный вход регистра 16.К. На выходе элемента ИЛИ 18,К появится нулевой сигнал, который поступит на вход 54.К блока 13. На выходе 55.К блока 13 формируется нулевой сигнал. Задним фронтом единичного сигнала с выхода 55.К производится запись кода задачи в блок обработки 42.К, и триггер 22. К устанавливается в единицу, если поступила задача с кодом важности ноль. Далее

0 начинается решение задачи в блоке обработки 42. К. По окончании решения задачи блок обработки 42.К выставляет код результата решения задачи на выход 39.К.

Работа блоков обработки 42.1-42.п син5 хронизируется импульсами с входов 60, 63. Для нормальной работы системы необходимо, чтобы код результата решения задачи выставлялся в паузах между импульсами с входа 60 и снимался после прихода единич0 ного сигнала на вход 37.К.

По очередному импульсу с входа 60 произойдет запись кода результата решения задачи в регистр 17.К, на выходе элемента ИЛИ 31.К появится единичный сигнал.

5 Далее система будет работать в зависимости от того, в каком состоянии находится триггер 22.К.

Если в триггера 22.К записана единица, то это означает, что задача решается только

0 блоком обработки 42.К, После единичного сигнала на входе 34.К блока обработки 42,К задача начинает выполняться, программируемый таймер, настроенный на время выполнения данной задачи, начинает отсчет

5 времени. Если решение задачи прошло успешно, то результат решения записывается в регистр 17.К, после чего появляется единичный сигнал на выходе элемента ИЛИ 68.К, который откроет элемент И 44,К. Запу0 стится одновибратор 46.К, который установит регистры 16.К, 17.К, триггер 22.К в нулевое состояние, а блок обработки - в исходное для приема очередной задачи. Ес- ли же по каким-либо причинам результат не

5 появился на выходе 39.К блока обработки, то по истечении выделенного времени на выходе 64.К блока обработки появляется единичный сигнал, который пройдет через элементы ИЛИ 68.К, И 44. К и за пустит одно0 вибратор для установки операционного устройства в исходное состояние. На выходе элемента ИЛИ-НЕ 18.К появится единичный сигнал, который поступит в блок 13 распределения заданий, сигнализируя о том,

5 что операционное устройство 15.К готово к приему очередной задачи.

Пусть в триггере 22.К записан ноль. Это означает, что задача поступила на решение одновременно в два или три блока обработки (например, в блоки обработки 42.К и 42.М). В этом случае на инверсном выходе триггера 22.К будет единичный сигнал. Элемент И 14,К будет открыт, сигналы с выхода элемента ИЛИ 31.К поступят через открытый элемент И 14.К в блок 2 ранжирования заданий в качестве сигнала запроса. Блок 2 ранжирования анализирует все поступившие запросы и выдает единичный сигнал на одном из выходов 12.1-12.п. Если нет более высокоприоритетных запросов, то выдается единичный сигнал на выходе 12.К, разрешая проход кода задачи и кода результата решения задачи с выхода регистров 16.К и 17.К соответственно через коммутатор 3. Код задачи с выхода коммутатора 3 поступает на входы всех блоков сравнения 20.1-20.п, на другие входы которых поступают коды с выходов соответствующих регистров 16.1- 16.п. Код результата решения задачи с выхода коммутатора 3 поступает на входы всех блоков сравнения 21.1-21.п, на другие входы которых поступают коды с выходов соответствующих регистров 17.1-17.ri. В устройствах 15.К и 15.М происходит сравнение кодов задач, следовательно, появляются единичные сигналы на выходах блоков сравнения 20.К и 20.М. Появляется единичный сигнал на выходе порогового элемента 7. Далее возможны два варианта работы системы:

1.Коды результатов решения задачи на блоках сравнения 21,К и 21.М совпали - задача решена правильно.

2.Коды результатов решения задачи на блоках сравнения 21 .К и 21.М не совпали - задача решена неправильно,

1-й вариант. Прежде чем проводить анализ правильности решения задачи блоками обработки, необходимо получить результаты решения в обоих блоках обработки. В противном случае, если, например, один из двух блоков обработки завершит выполнение задачи раньше (вследствие задержки другого по различным причинам: сбой, переход по неверному логическому условию и др.), то естественно, что при анализе результаты решения не совпадут и другому (задер- жавшемуся)блоку обработки

зафиксируется отказ, хотя он исправен и выдает результат решения через некоторое время, длительность которого определяется в каждом канале таймером (выход 64.К блока 42.К). Поэтому проводить анализ результатов решения необходимо после того, как блоки обработки выдали результаты решения задач по таймеру. В системе функции закрывающего выполняет элемент ИЛИ 83, нулевой сигнал на выходе которого закрывает всю схему анализа, т.е. элементы И

24.К, И 25.К, И 26.К, И ЗО.К И 10, элемент И 92 в блоке ранжирования заданий 2 (фиг.З). Далее возможны две ситуации: 1. А. Два блока обработки решили зада- 5 чу одновременно без задержки.

Б. один из блоков обработки задержался с выдачей результата на время, не превышающеезначениявремени, отсчитываемого таймером,

0 Ситуация 1.А. В этом случае на выходе порогового элемента 79 появится единичный сигнал, который пройдет через элементы И 82, ИЛИ 83 и откроет схему анализа. Так как на выходе порогового элемента 9

5 появился единичный сигнал, он открывает элемент И 25.К и 25.М. Очередной синхроимпульс с входа 60 пройдет через открытые элементы И 25.К и 25.М и своим задним фронтом запустит одновибратор 33.К, 33.М.

0 Результат решения и код задачи снимается одновременно абонентом с выходов регистров 17.К и 16.К соответственно по переднему фронту импульса с выхода одновибратора 33.К (). Сигналы с выхо5 дов одновибраторов установят операционные устройства 15.К и 15.М в исходное состояние. Решение задачи закончилось.

Ситуация 1.Б. В этом случае на выходе порогового элемента 79 будет нулевой сиг0 нал до тех пор, пока второй блок обработки не выдаст результат решения. Если задержка по времени повышает длительность периода импульсов с входа 60 (блок ранжирования 2 разрешает подключение к

5 коммутатору задачи не более чем на период), то блок 2 предоставляет коммутатор 3 другой задаче и следующий анализ результатов решения данной задачи произойдет при очередном ее подключении к коммута0 тору 3 (после завершения обслуживания блока ранжирования 2).

После того как на выходе порогового элемента 79 появится единичный сигнал, схема работает аналогично описанному вы5 ше (см.ситуацию 1.А).

2-й вариант. Здесь возможны три ситуации:

2. А. Два блока обработки решили задачу одновременно без задержек.

0 2, Б. Один из блоков обработки задержался с выдачей результата на время, не превышающее значения времени, отсчитываемого таймером.

2.В. Один из блоков обработки задер5 жался с выдачей результата ча время, превышающее значение таймера.

Ситуация 2.А. В этом случае на выходе порогового элемента 79 будет единичный сигнал, который откроет схему анчлиза. На выходе порогового элемента 9 будет нулевой сигнал, который откроет элемент И 10. На его выходе появится единичный сигнал при условии, что в системе есть хоть один свободный блок обработки, о чем свидетельствует единичный сигнал на выходе 50 блока 13, Единичный сигнал с выхода элемента И 10 поступит на входы элементов И 24,1-24.п. Этот же сигнал поступит на вход 53 блока 13 распределения заданий и разрешит ему сформировать единичный сигнал только на одном из выходов 55.1-55.п, так как в этом случае к решению задачи подключается только один блок обработки. Кроме того, сигнал с выхода элемента И 10 разрешит проход через коммутатор 4 кода задачи с выхода коммутатора 3. Очередной синхроимпульс с входа 63 пройдет через открытые элементы И 24.К, 24.М и запустит одновиб- рэторы 58.К и 58.М. Импульсы с выходов одновибраторов 58.К, 58.М поступят через элементы ИЛИ 29.К, 29.М и операционные устройства и произведут повторный запуск задач для решения в соответствующих блоках обработки 42,К, 42.М. КроМе того, по очередному импульсу с входа 60 код задачи поступит в один из блоков обработки, выбранный блоком 13. Таким образом задача с выхода регистра 16.К поступит на повторное решение в блоки обработки 42.К, 42,М, а также еще в один из свободных блоков обработки. В дальнейшем система при решении этой задачи будет реализовывать алгоритм работы, соответствующий поступлению задачи одновременно в три блока обработки, который рассматривается ниже.

Ситуация 2.Б. В этом случае на выходе порогового элемента 79 будет нулевой сигнал и схема анализа будет закрыта до тех пор, пока второй блок обработки не выдаст результат решения. После того как на выходе порогового элемента 79 появится единичный сигнал, схема работает аналогично описанному выше (см.ситуацию 2.А).

Ситуация 2.В, В этом случае пороговый элемент 79 будет закрыт. Следовательно, элемент И 82 также будет закрыт. По истечении времени таймера устройства 15.К на выходе элемента ИЛИ 76 появится единичный сигнал, который пройдет через комму- татор 78 (пороговый элемент 7 находится в единичном состоянии), элемент ИЛИ 83 и откроет схему анализа. Далее система работает так же, как и в ситуации 24.

Ситуация, когда два блока обработки отказали (не выдали результата) одновременно, маловероятна и в системе не рассматривается.

При поступлении задачи в три блока обработки на трех выходах 55.1-55.п блока 13

выбора будут единичные сигналы. Аналогично вышеописанному задача поступит на решение в три блока обработки (например, в блоки 42.К, 42.М, 42.1). По окончании решения запросы с выходов элементов ИЛИ 31 .К, 31.М, 31.1 поступят в блок 2 ранжирования. Блок 2 выдаст на одном из выходов 12.К, 12.М, 12.1 единичный сигнал. Через коммутатор 3 пройдет код результата решения задачи и код задачи для сравнения. Далее возможны три варианта работы системы:

1.Все блоки обработки выдали одинаковый код результата решения задачи - задача решена верно.

2.Один из блоков обработки выдал код результата решения задачи, не совпадающий с двумя другими, - задача решена верно. Один из блоков обработки отказал в процессе решения задачи.

3.Все блоки обработки выдали различные коды результата решения задачи - задача решена верно.

1-й вариант. После того как все три блока обработки выдали результаты решения, на выходе порогового элемента 80 появится единичный сигнал, который пройдет через элементы И 81, ИЛИ 83 и откроет схему анализа. На выходе порогового элемента 9 появится единичный сигнал, и аналогично случаю, когда задача решается в двух блоках обработки, каналы 15.К, 15.М, 15.1 вернутся в исходное состояние.

2-й вариант. В этом случае возможны две ситуации:

А. Блок 2 ранжирования разрешает проход через коммутатор 3 кодов из канала, у которого код результата решения совпадает с одним из двух других кодов каналов.

Б, Блок 2 ранжирования разрешает проход через коммутатор 3 кодов из канала, у которого код результата отличается от двух других.

Ситуация А. После того, как на выходе порогового элемента 80 появится единичный сигнал, схема анализа откроется. На выходе порогового элемента 9 будет единичный сигнал. Он откроет элемент И26.М (если блок обработки этого операционного устройства 15.М выдал код результата решения, отличный от двух других). Единичный сигнал с выхода элемента И 26.М поступит через элемент ИЛИ 32.М на счетный вход счетчика 19.М, уменьшив его текущее значение на единицу. Если в счетчике 19.М после этого окажется нулевое значение, то элемент И 69.М будет открыт и сигнал с выхода элемента ИЛИ 32.М пройдет через элемент И 69.М. запустит одновибра- тор 33.М, который сбросит канал в исходное состояние. Если в счетчике 9.М окажется

нулевое значение, элемент И 69.М будет закрыт, закроются элементы сравнения 20.М, 21 .М, операционное устройство выводится из конфигурации системы, В устройствах 15.К и 15.1 будут открыты элементы И 25.К и 25.1. Очередным импульсом с входа 60 эти операционные устройства установятся в исходное состояние.

Ситуация Б. Необходимо отметить, что в этом случае на выходе порогового элемен- та 6 будет единичный сигнал, а на выходе порогового элемента 9 - нулевой. Поэтому блок 2 в следующем такте подключит к выходу коммутатора 3 выходы одного из операционных устройств 15.М или 15.1.

В устройстве 15.К в этом случае фиксируется отказ. Произойдет это следующим образом. С выхода порогового элемента 6 откроется элемент И 30.К, единичный сигнал с выхода которого пройдет на счетный вход счетчика 19.К, фиксируя отказ.

Как уже отмечалось выше, в следующем такте через коммутатор 3 пройдут коды с выхода устройства 15.М или 15.1, которые сравниваются на блоках сравнения 21.М, 21.1, и система будет работать так же, как и в случае, когда задача решалась в двух блоках обработки, если коды результатов решения совпали.

3-й вариант. Не сравниваются коды ре- зультатов решения задачи в устройствах 15.М, 15.1, когда все блоки обработки 42.К, 42.М, 42.1 выдали различные коды результатов решения задачи (случай маловероятный, но возможный). Аналогично вышеописанно- му в операционном устройстве 15.К фиксируется отказ, если блок 2 ранжирования задания выдает его коды первыми через коммутатор 3, а в следующем такте задача одного из устройств 15.М или 15.1 в зависи- мости от того, выходы какого из них блок 2 ранжирования подключит к выходу коммутатора 3) поступит на повторное обслуживание в эти операционные устройства, а также в еще одно из свободных операционных ус- тройств. Произойдет это так же, как и в случае, когда задача решалась в двух блоках обработки и блоки обработки выдали различные коды результата решения задачи.

В том случае, когда один из трех блоков обработки не выдал результата решения, на выходе порогового элемента 80 будет нулевой сигнал. Когда закончится выделенное время по таймеру (в двух или трех блоках обработки), на выходе порогового элемента 77 будет единичный сигнал, который пройдет через коммутатор 78 на выход элемента ИЛИ 83, открывая схему анализа. В дальнейшем система функционирует аналогично описанному выше.

Случай, когда одновременно отказали (не выдали результатов) три блока обработки, маловероятен и в системе не рассматривается.

Формула изобретения 1. Многопроцессорная система, содержащая блок приема, блок регистров, первый и второй коммутаторы, первый пороговый элемент, первый элемент И, к операционных устройств, причем информационные входы системы подключены соответственно к информационным входам блока приема, выходы которого подключены соответственно к информационным входам блока регистров, выходы первой группы которого подключены соответственно к информационным входам первой группы первого коммутатора, выходы первой группы а-го (где ...,п) операционного устройства подключены к информационным входам а-й группы второго коммутатора, выходы первой группы которого подключены к информационным входам второй группы первого коммутатора, при этом каждое операционное устройство содержит блок обработки, первый и второй регистры, триггер, первый узел сравнения, с первого по шестой элементы И. первый и второй элементы ИЛИ, причем в каждом операционном устройстве выходы первого регистра являются выходами первой группы операционного устройства, информационные выходы блока обработки подключены соответственно к информационным входам второго регистра, выходы которого подключены к инфор- мационным входам первой группы первого узла сравнения, выходы которого подключены к первому входу первого элемента И, инверсный выход триггера подключен к первому входу второго элемента И, отличающаяся тем, что, с целью повышения надежности ситемы путем перераспределения заданий в случае отказов, в нее введены блок распределения заданий, блок ранжирования заданий, с второго по пятый элементы И, с первого по третий элементы ИЛИ, с второго по шестой пороговые элементы, причем первый вход синхронизации системы подключен к первым входам синхронизации всех операционных устройств, к входам синхронизации блока ранжирования заданий и блока распределения заданий и к первым входам синхронизации блока приема, первый, второй и третий выходы которого подключены соответственно к первому, второму и третьему входам режима блока регистров, информационные выходы второй и третьей групп которого подключены соответственно к информационным входам третьей и четвертой групп

первого коммутатора, выходы которого подключены к информационным входам первых групп всех операционных устройств, первый выход блока регистров подключен к первому, второму и третьему управляющим входам первого коммутатора и к первому управляющему входу блока распределения заданий, второй выход блока регистров подключен кчетвертому и пятому управляющим входам первого коммутатора и к второму управляющему входу блока распределения заданий, третий выход блока регистров подключен к шестому управляющему входу первого коммутатора и к третьему управляющему входу блока распределения заданий, второй вход синхронизации системы подключен к вторым входам синхронизации всех операционных устройств и к второму входу синхронизации блока приема, вход режима системы подключен к уп- равляющему входу блока приема и к тактовому входу блока регистров, первый выход а-ro операционного устройства подключен к а-му информационному входу блока распределения заданий, а-й выход группы которого подключен к первому управляющему входу а-ro операционного устройства, вторые выходы операционных устройств с первого по а-й подключены соответственно к входам первого элемента ИЛИ и соответственно к входу первого порогового элемента, выход которого подключен к первым входам первого и второго элементов И, выходы которых подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого подключен к первому входу третьего элемента И, к управляющему входу блока ранжирования заданий и к вторым управляющим входам всех операционных устройств, выходы второй группы а-го операционного устройства подключены соответственно к информационным входам ()-й группы второго коммутатора, управляющие входы которого подключены соответственно к выходам блока ранжирования заданий, третьи выходы всех операционных устройств подключены к входам второго и третьего пороговых элементов, выходы которых подключены соответственно к первым входам четвертого и пятого элементов И, выходы которых подключены соответственно к второму и третьему входам третьего элемента ИЛИ, четвертые выходы всех операционных устройств подключены к входам четвертого, пятого пороговых элементов и к информационным входам первой группы блока ранжирования заданий, пятые выходы всех операционных устройств подключены соответственно к входам шестого порогового элемента, выход которого подключен к входам запроса на обмен всех операционных устройств, к первому информационному входу блока ранжирования заданий и к третьему входу третьего элемента И, выход которого подключен к входу сброса всех операционных устройств, к входу сброса бпока распределения задач и к управляющим входам с седьмого по десятый первого коммутатора, четвертый выход блока распределения заданий подключены к третьему входу третьего элемента И, выход четвертого порогового элемента подключен

к вторым входам второго и пятого элементов И, к второму информационному входу блока ранжирования заданий и к пятым-управляющим входам всех операционных устройств, выход пятого порогового элемента

подключен к четвертому входу третьего элемента И, к вторым входам первого и четвертого элементов И, шестой выход а-го операционного устройства подключен к а- му информационному входу второй группы

блока ранжирования заданий, выходы группы с второй nq (а+1)-ю второго коммутатора подключены соответственно к информационным входам вторых групп с первого пб а-е операционных устройств, выходы групп с

(а+2)-й по (2а+1)-ю второго коммутатора подключены соответственно к информационным входам третьих групп с первого по а-е операционных устройств, информационные выходы первой группы системы подключемы соответственно к информационным выходам третьих групп операционных устройств, информационные выходы второй группы системы подключены соответственно к информационным выходам четвертых

групп операционных устройств, входы количество допустимых отказов в каждом канале (а-й группы системы подключены соответственно к информационным входам четвертой группы а-го операционного устройства,

седьмые и восьмые выходы всех операционных устройств подключены соответственно к выходам кода состояния первой и второй групп системы, при этом в каждое операционное устройство введены второй узел срэвнения, счетчик, с седьмого по десятый элементы И, с третьего по седьмой элементы ИЛИ и с первого по третий одновибрато- ры, причем в каждом операционном устройстве первый синхронизирующий

вход подключен к входу синхронизации второго регистра, к входу синхронизации счетчика, и первым входам третьего и четвертого элементов И, к третьему входу синхронизации блока обработки, выход третьего элемента И подключен к входу первого

одновибратора, выход которого подключен к первым входам установки в О первого, второго регистров и к входу сброса триггера, к входу сброса блока обработки, выходы первого регистра подключены к информационным входам первой группы второго узла сравнения, к выходам четвертой группы операционного устройства, к входам первого элемента ИЛИ, инверсный выход которого подключен к первому выходу операционного устройства, второй вход синхронизации которого подключен к второму входу синхронизации блока обработки, к первому входу пятого элемента И, к первому входу шестого элемента И, выход первого узла сравнения подключен к второму входу четвертого элемента И, к пятому выходу операционного устройства, информационные входы второй и третьей групп которого подключены к информационным входам вторых групп первого и второго узлов сравнения, выход второго узла сравнения подключен к второму входу пятого элемента И, к второму входу первого элемента И, к первому входу седьмого элемента И, к третьему входу четвертого элемента И, к четвертому выходу операционного устройства, к первому входу восьмого элемента И и первому входу девятого элемента И, выход которого подключен к второму выходу устройства, выходы второго регистра подключены к выходам второй группы операционного устройства и к входам второго элемента ИЛИ, выходы которого подключены к второму входу второго элемента И, к входу Запись- чтение второго регистра, к первому входу третьего элемента ИЛИ, к входу готовности данных блоков обработки, прямой выход триггера подключен к второму входу третьего элемента И, третий вход которого подключен к выходу третьего элемента ИЛИ, информационные входы с первого по(р-1)-й (где р - разрядность данных) первой группы операционного устройства подключены соответственно к информационным входам первого регистра, к информационным входам с первого по (р - 1)-й блока обработки, р-й информационный вход первой группы операционного устройства подключен к р- му информационному входу блока обработки и к информационному входу триггера, выход первого элемента И подключен к первому входу четвертого элемента ИЛИ. выход которого подключен к второму входу шестого элемента И и входу декремента счетчика, информационные выходы которого подключены к входам пятого элемента ИЛИ, инверсный выход которого подключен к первому входу десятого элемента И, к третьему входу шестого элемента И, к входу разрешения

счетчика, к седьмому выходу операционного устройства и входам разрешения первою и второго узлов сравнения, выход второго элемента И подключен к второму входу 5 восьмого элемента И, к третьему входу пятого элемента И, к третьему входу четвертого элемента И и второму входу десятого элементов И, выход которого подключен к шестому выходу операционного устройства,

0 первый управляющий вход которого подключен к первому входу шестого элемента ИЛИ, выход которого подключен к входам синхронизации первого регистра и триггера, к третьему управляющему входу блока

5 обработки, второй управляющий вход операционного устройства подключен к третьему входу первого элемента И, второму входу . седьмого элемента И, к четвертому входу четвертого элемента И и четвертому входу

0 пятого элемента И, выход которого подключен к входу второго одновибратора, выход которого подключен к второму входу установки в О второго регистра, к четвертому управляющему входу блока обработки и к

5 второму входу шестого элемента ИЛИ, третий управляющий вход операционного устройства подключен к пятому входу четвертого элемента И, к четвертому входу первого элемента И и к третьему входу седь0 мого элемента И, выход которого подключен к вторым входам четвертого элемента ИЛИ, четвертый управляющий вход операционного устройства подключен к пятому входу пятого элемента И, пятый управляющий вход

5 операционного устройства подключен к четвертому входу седьмого элемента И и к пятому входу первого элемента И, выход первого узла сравнения подключен к пятому входу седьмого элемента И, выход четверто0 го элемента И подключен к первому входу седьмого элемента ИЛИ, второй вход которого подключен к выходу шестого элемента И, выход седьмого элемента ИЛИ подключен к входу третьего одновибратора, выход

5 которого подключен к восьмому выходу операционного устройства, к третьему входу установки в О второго регистра, к пятому управляющему входу блока обработки и к второму входу установки в О первого реги0 стра, выход восьмого элемента И подключен к третьему выходу операционного устройства, информационные входы четвертой группы которого подключены соответственно к информационным входам счетчика, выход

5 признака окончания выполнения задания блока обработки подключен к второму входу девятого элемента И и к второму входу третьего элемента ИЛИ.

2. Система по п.1,отличающаяся тем, что блок распределения заданий содержит с первой по (п+1)-ю группы элементов И, группы из п-1 элементов ИЛИ, с первого по четвертый элементы И, с первого по третий элементы ИЛИ, с первого по третий од- новибраторы, с первого по третий пороговые элементы, при этом а-й информационный вход блока подключен к первым входам (а - с + 1)-х элементов И с-й группы

(где с 1,2п) выходов а-ro элемента И с-й

группы подключен к (а+1)-му входу группы элементов И с (а+1)-га по n-й с-й группы, к (а+1)-му входу группы элементов И с а-го по n-й (с+1)-й группы и к с-му входу (а+с-2)-го элемента ИЛИ группы, выход с-ro элемента ИЛИ группы подключен к первым входам с-го элемента И (п+1)-й группы и к с-м информационным входам первого по третий пороговых элементов, первый управляющий вход блока подключен к первым входам первого, второго и третьего элементов И, второй управляющий вход блока подключен к вторым входам первого и второго элементов И и к входам элементов И n-й группы, третий управляющий вход блока подключен к третьему входу первого элемента И и к первому входу первого элемента ИЛИ, выход которого подключен к входам элементов И (п-1)-й группы, четвертый управляющий вход блока подключен к вторым входам первого, элемента ИЛИ, к четвертому входу первого элемента И, к третьему входу второго элемента И, к второму входу третьего элемента И и к первому входу четвертого элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого подключен к второму входу элементов И (п+1)-й группы, выход которого подключен соответственно к выходам с первого по n-й группы блока, вход синхронизации которого подключен к пятому входу первого элемента И, четвертому входу второго элемента И, к третьему входу третьего элемента И и к второму входу четвертого элемента И, выход первого порогового элемента подключен к четвертому входу элемента И, выход которого подключен к первому входу третьего элемента ИЛИ и к входу первого одновибратора, выход которого подключен к первому выходу блока, выход второго порогового элемента подключен к пятому входу второго элемента И, выход которого подключен к второму входу третьего элемента ИЛИ и входу второго одновибратора, выход которого подключен к второму выходу блока, выход третьего порогового элемента подключен к шестому входу первого элемента И и к четвертому выходу блока, выход первого элемента И подключен к третьему входу третьего элемента ИЛИ и к четвертым входам блока, выход элемента И подключен к третьим входам третьего элемента ИЛИ и к входу третьего одновибратора, выход которого подключен к третьему выходу блока, выход третьего элемента ИЛИ подключен к вторым входам второго элемента ИЛИ.

3. Система по п.1, отл ича ю ща я с я тем, что блок ранжирования заданий содержит первую и вторую группы триггеров, группу элементов И, первую и вторую группы элементов ИЛИ. первый и второй элементы И и одновибратор, причем а-й информационный вход первой группы блока подключен к первому входу группы а-го элемента И первой группы, а-й информационный вход второй группы блока подключен

к первому входу группы а-го элемента И группы, выход к-го элемента И первой группы подключен к (к+1)-м входам группы элементов И с (к+1)-го по n-й первой группы (где к 1, 2,..,, п-1) и к первым входам к-го

элемента ИЛИ первой группы, выход п-го элемента И первой группы подключен к первому входу п-го элемента ИЛИ первой группы, выход к-го элемента И второй группы подключен к (к+1)-м входам группы элементов И с (к+1)-го по n-й второй группы, к второму входу к-го элемента ИЛИ первой группы и к первым входам к-го элемента ИЛИ второй группы, выход п-го элемента И второй группы подключен к второму входу

п-го элемента ИЛИ первой группы и к первым входам п-го элемента ИЛИ второй группы, инверсный выход а-го триггера первой группы подключен к первым входам а-х элементов И первой и второй групп, первые,

вторые, и управляющие входы блока подключены соответственно к входам первого элемента И, выход которого подключен к вторым входам элементов И первой и второй групп, прямой выход а-го триггера первой группы подключен к вторым входам а-го элемента ИЛИ второй группы, выход которого подключен к а-му входу группы второго элемента И, выход которого подключен к входу одновибратора, выход которого подключей к входам установки в О триггеров первой группы, выход а-го элемента ИЛИ первой группы подключен к информационным входам а-го триггера первой группы и а-го триггера второй группы, выход которого

подключен к а-му выходу блока, вход синхронизации которого подключен к входу второго элемента И и к входам синхронизации триггеров первой и второй групп.

if „: tz

rm

I

сн ь

3D

UO

X

ф

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах для распределения задач между процессорами. Цель изобретения - повышение надежности функционирования системы за счет перераспределения заданий в случае отказов. В системе предусмотрена возможность обслуживания процессов, в которых решаются задачи трех типов важности, причем однотипные задачи могут решаться различное время. Система содержит блок регистра, блок ранжирования задач, два коммутатора, блок прием, шесть пороговых элементов, блок распределения заданий, пять элементов И, три элемента ИЛИ, п операционных устройств, а в каждом из них блок обработки, три регистра, два узла сравнения, счетчик, десять элементов И, пять элементов ИЛИ, два элемента ИЛИ-НЕ, три одновибратора, 6 ил.

ffff ш -УЫ

i,

-I S

fi

ш э

- -2/ $1

I I II I ll U

ll I III I 11 llI ILJId

0

н

/&

ПШ

w /r

ist

L Я

n

f

y

9

D

8S9Ј8a

ги Ь

Н- -т

v I ULJ

4

/7/

L..

П

..J

seseeit

ft/

i Л/

# 0

;.j6 57 z bh

ФигЛ

ГЙ5

#7

f

.

фиг5

Г

11

113

51

т

7Z2.Z о

1221-1 иЛ

шг

Шг

-LrL

/р.

с-О

LK -V

72/7

511 о-

i I .

л;

447

Фиг. 5

Редактор Г. Вельская

Составитель Д. Дмитров

Техред М.МоргенталКорректор Л. Лукач

/

Г2Ј

3L

1/9 I

.

ш

Х27/

-К

rv

ш

/.2

12Ы

v

8 ov