Устройство для распознавания случайных последовательностей Советский патент 1992 года по МПК G06K9/00 

1

(21)4651922/24

(22) 15.12,88

(46) 23.09.92. Бюл. № 35

(71)Институт математики и кибернетики АН ЛитССР

(72)Р.К.Наркович, АЛ.Погуда и Э.К.Шпи- левский

(56)Авторское свидетельство СССР № 595751, кл. G 06 К 9/00, 1978.

Авторское свидетельство СССР № 1013987,кл. G 06 К 9/00,1983. (54) УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ СЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ

(57)Изобретение относится к технической кибернетике и може быть использовано

при построении автоматических цифровых систем распознавания случайных процессов и временных рядов в масштабе реального времени. Цель изобретения - повышение быстродействия устройства. Устройство содержит сдвиговой регистр 1, блок 2 постоянной памяти, группу 3 сумматоров, сумматоры 4,5, группу 6 сумматоров, группу 7 квадраторов, умножители 8, группу 9 сумматоров, квадратор 10, умножитель 11, сумматор 12, группу 13 сумматоров, группу 14 накапливающих сумматоров, вычислитель 15,блок индикации 16 и блок управления 17 1 ил.

со С

-sj

CN

О

о 1

Изобретение относится к технической кибернетике и может быть использовано при построении автоматических цифровых систем распознавания случайных процессов и временных рядов в масштабе реального времени или в темпе поступления значений последовательности, например, в технической и медицинской диагностике, при контроле качества динамических систем, при управлении технологическими процессами.

Известно устройство для распознавания случайных последовательностей, содержащее блок обработки данных (включающий блок выделения признаков и линейные дискриминаторы), блок управления и решающий блок. Устройство отличается невысоким быстродействием, так как требуется предварительная обработка данных с целью выделения спектральных характеристик.

Наиболее близким к изобретению по технической сущности является цифровое устройство для распознавания случайных последовательностей, содержащее блок постоянной памяти, квадратор, умножитель, блок управления, два сумматора, причем первый выход блока постоянной памяти подключен к первому информационному входу умножителя, выход которого подключен к первому информационному входу первого сумматора.

Недостатком известного устройства является небольшое быстродействие распознавания, так как требуется предварительная обработка входного сигнала с целью выделения спектральных признаков, что не позволяет производить распознавание в темпе поступления значений случайных последовательностей.

Цель изобретения - повышение быстродействия распознавания,

Указанная цель достигается тем, что в цифровое устройство для распознавания случайных последовательностей, содержащее блок постоянной памяти, квадратор, умножитель, блок управления, два сумматора, причем первый выход блока постоянной памяти подключен к первому информационному входу умножителя, выход которого подключен к первому информационному входу первого сумматора, введены сдвиговый регистр, третий сумматор, четыре группы сумматоров, группа квадраторов, группа умножителей, группа накапливающих сумматоров, вычислитель и блок индикации, при этом группа выходов сдвигового регистра подключена к первым группам информационных входов первой группы сумматоров и первой группе входов третьего сумматора,

выход которого подключен к первому информационному входу второго сумматора, другой информационный вход которого подключен к второму выходу блока постоянной

памяти, третий выход которого подключен к второму информационному входу первого сумматора, выход которого подключен к первым информационным входам сумматоров четвертой группы, выходы которых

подключены соответственно к информационным входам группы накапливающих сумматоров, выходы которых подключены соответственно к группе информационных входов вычислителя, выход которого подключей к входу блока индикации, первая группа выходов блока постоянной памяти подключена к второй группе информационных входов третьего сумматора, вторая группа выходов блока постоянной памяти

подключена к соответствующим вторым группам информационных входов сумматоров первой группы, выходы которых подключены соответственно к первым информационным входам сумматоров второй группы, выходы которых подключены соответственно к информационным входам группы квадраторов, выходы которых подключены соответственно к первым информационным входам группы умножителей,

выходы которых подключены к первым информационным входам сумматоров третьей группы, выходы которых подключены соответственно к вторым информационным входам сумматоров четвертой группы, третья

группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам сумматоров второй группы, четвертая группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам умножителей первой группы, пятая группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам сумматоров третьей группы,

четвертый выход блока постоянной памяти подключен к информационному входу вычислителя, выход второго сумматора подключен к информационному входу квадратора, выход которого подключен к

второму информационному входу умножителя, вход блока управления подключен к информационному входу сдвигового регистра, являющемуся входом устройства, выход блока управления подключен к тактовым

входам сдвигового регистра, первого, второго, третьего сумматоров, умножителя, квадратора, вычислителя, сумматоров с первой по четвертую групп, накапливающих сумматоров первой группы, умножителей первой

группы и квадраторов первой группы

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство для распознавания случайных последовательностей содержит сдвиговый регистр 1, вход которого является информационным входом устройства, и блок постоянной памяти 2. Группа выходов сдвигового регистра 1 подключена к первым группам информационных входов первой группы сумматоров 3, число которых М, и первой группе входов третьего сумматора 4, вторая группа входов которого подключена к первой группе выходов блока постоянной памяти 2, а выход подключен к одному информационному входу второго сумматора 5, другим информационным входом подключенного к второму выходу блока постоянной памяти 2,

Вторая группа выходов блока постоянной памяти 2 подключена к соответствующим вторым группам информационных входов сумматоров первой группы 3, выходы которых подключены соответственно к первым информационным входам сумматоров 6 второй группы. Вторые информационные входы сумматоров 6 второй группы присоединены к третьей группе выходов блока постоянной памяти 2. Выходы сумматоров второй группы 6 подключены к информационным входам группы квадраторов 7, выходы которых подключены соответственно к первым информационным входам умножителей 8, вторыми информационными входами присоединенных к четвертой группе выходов блока постоянной памяти 2. Выходы умножителей 8 подключены к первым информационным входам сумматоров третьей группы 9, вторые информационные входы которых присоединены к пятой группе выходов блока постоянной памяти 2. Выход второго сумматора 5 через квадратор 10 подключен к одному из информационных входов умножителя 11, другой информационный вход которого присоединен к четвертому выходу блока постоянной памяти 2. Выход умножителя 11 присоединен к первому информационному входу первого сумматора 12, второй информационный вход которого присоединен к третьему выходу блока постоянной памяти 2. Выход первого сумматора 12 подключен к первым информационным входам сумматоров четвертой группы 13, к вторым информационным входам которых присоединены выходы сумматоров третьей группы 9. Выходы сумматоров четвертой группы 13 подключены к информационным входам группы накапливающих сумматоров 14, выходы которых присоединены к группе информационных входов вычислителя 15, выходом подключенного к блоку индикации 16. К информационному входу вычислителя 15 подключен четвертый выход блока постоянной памяти 2. К информационному входу сдвигового регистра 1 подключен вход блока управления 17, выходом подключенного к тактовым входам сдвигового регистра 1, первого 12, второго 5, третьего 4 сумматоров, умножителей 11 и 8, квадраторов 10 и 7, вычислителя 15,

сумматоров групп 3, 6, 9, 13, накапливающих сумматоров 14.

Устройство работает следующим образом.

Распознаваемый временной ряд Хп (где

п - номер отсчета п 1, 2...) в виде последовательности, например, девятиразрядных двоичных кодов поступает на вход сдвигового регистра 1 и блока управления 17. Тактовая частота сдвига, определяемая частотой

импульса с блока управления 17, совпадает с частотой поступления значений последовательности Хп на информационном входе устройства. В n-м такте после поступления отсчета на вход сдвигового регистра 1 на его

выходах получают сигналы

Хп, п+р (Хр, Хп-1,...,Хп-р). Каждый из этих сигналов поступает на одноименные входы сумматоров 3 и 4. С соответствующих выходов блока постоянной памяти 2 на информационные входы сумматоров 3 и 4 поступают коэффициенты суммирования

Am (1-ai(m),-a2(rn)-ap(m

т 1,2М,

где т - номер класса.

Вектор коэффициентов суммирования Am, m 1, 2,,..,М предварительно определяется для каждого класса по эталонным реализациям

Xi.nm(m) (, X2(m)XnmN, m 1.2M

каждого класса из условия минимума квадратичной формы

Qr

nm i 2 (An

t -p

н

Xt,t-P)2, m 1,2М,

где Xt+p1 - вектор центрированных отсчетов эталонной Xt,t-p(m), равных Xt(m) Xt(m) - ее среднее значений; t - индекс суммирования- nm - число отсчетов эталонной реализации класса гл.

На выходах сумматоров 3 и 4 получают сигналы

Yn(m) Am -Хп, n-P;m 1,2М

Сигналы с выходов сумматоров 3 и 4 поступают на первые информационные входы сумматоров 5 и 6, где они суммируются с постоянными ат, т 1, 2М, поступающими из блока постоянной памяти 2. Величины зт определяются заранее:

(1-airm)-a2H-...-ap(m),

m 1,2М

С выходов сумматоров 5 и 6 сигналы Yn + а™ поступают на входы квадраторов

7 и rv

Уп + q F, и они поступают на вторые входы блоков умножения 8 и 11. На первые информационные входы блоков умножения 8 и 11 из блока постоянной памяти 2 поступают нормировочные коэффициенты bm, равные

bm От определяется заранее как

2CU среднее значение величины Qm. Сигналы

1

2oS,

Уп f поступают на первые информационные входы сумматоров 9 и 12. На вторые информационные входы поступают значения из блока постоянной памяти 2

Cm In От.

На выходах сумматоров 9 и 12 получают значения

Zn(m)

1 rw (m) д „ n2

2(fi

Ynlm; + amf + lnO-m.

С выходов сумматоров 9 и 12 сигналы поступают соответствующим образом, а именно: с выхода 12 - на первые входы сумматоров 13, а с выходов сумматоров 9 - на вторые входы сумматоров 13. В сумматорах 13 происходит вычитание величин, поступивших на вторые входы, из величин. поступивших на первые входы. Результаты вычитания поступают на входы накапливающих сумматоров 14, на выходах которых получают

) (Zk(1)-Zk(m)), m 2,3М.

k 1

С выходов накапливающих сумматоров 14 сигналы попадают на входы вычислителя 15. На информационный вход блока 15 поступает константа 0 из блока постоянной памяти 2. Блок 15 из М-1 кодовых сигналов и константы 0 на первом входе блока определяет максимальное значение и тем самым - номер канала, по которому поступил этот кодовый сигнал. Блок индикации 16 показывает номер класса.

По сравнению с прототипом предлагаемое устройство отличается повышенным быстродействием распознавания, г также повышенной достоверностью.

Формула изобретения

Устройство для распознавания случайных последовательностей, содержащее блок постоянной памяти, квадратор, умножитель, блок управления, два сумматора,

первый выход блока постоянной памяти, подключен к первому информационному входу умножителя, выход которого подключен к первому информационному входу первого сумматора, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены сдвиговый регистр, третий сумматор, четыре группы сумматоров, группа квадраторов, группа ум0 ножителей, группа накапливающих сумматоров, вычислитель и блок индикации, при этом группа выходов сдвигового регистра подключена к первым группам информационных входов первой группы сумматоров и

5 первой группе входов третьего сумматора, выход которого подключен к первому информационному входу второго сумматора, другой информационный вход которого подключен к второму выходу блока постоянной

0 памяти, третий выход которого подключен к второму информационному входу первого сумматора, выход которого подключен к первым информационным входам сумматоров четвертой группы, выходы которых

5 подключены соответственно к информационным входам группы накапливающих сумматоров, выходы которых подключены соответственно к группе информационных входов вычислителя, выход которого под0 ключей к входу блока индикации, первая группа выходов блока постоянной памяти подключена к второй группе информационных входов третьего сумматора, вторая группа выходов блока постоянной памяти

5 подключена к соответствующим вторым группам информационных входов сумматоров первой группы, выходы которых подключены соответственно к первым информационным входам сумматоров вто0 рой группы, выходы которых подключены соответственно к информационным входам группы квадраторов, выходы которых подключены соответственно к первым информационным входам группы умножителей,

5 выходы которых подключены к первым информационным входам сумматоров третьей группы, выходы которых подключены соответственно к вторым информационным входам сумматоров четвертой группы, третья,

0 группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам сумматоров второй группы, четвертая группа выходов блока постоянной памяти подключена соответствен5 но к вторым информационным входам умножителей первой группы, пятая группа выходов блока постоянной памяти подключена соответственно к вторым информационным входам сумматоров третьей группы, четвертый выход блока постоянной памяти

9 176406710

подключен к информационному входу вы-блока управления подключен к тактовым

числителя, выход второго сумматора под-входам сдвигового регистра, первого, втоключен к информационному входурого, третьего сумматоров, умножителя,

квадратора, выход которого подключен кквадратора, вычислителя, сумматоров первторому информационному входу умножи-5 вой, второй, третьей и четвертой групп, нателя, вход блока управления подключен ккапливающих сумматоров первой группы,

информационному входу сдвигового регист-умножителей первой группы и квадраторов

ра, являющемуся входом устройства, выходпервой группы.