Триггер Советский патент 1992 года по МПК G11C11/40 

Изобретение относится к вычислительной технике, а именно к полупроводниковым цифровым интегральным схемам хранения информации на основе биполярных и полевых транзисторов.

Цель изобретения - повышение быстродействия триггера.

Поставленная цель достигается тем, что триггер содержит четыре элемента заряда с соответствующими связями.

На фиг. 1 представлена электрическая схема триггера; на фиг. 2,3- электрические схемы КМДП логических элементов 2И-НЕ и ЗИ-НЕ, входящих в состав триггера.

Триггер содержит первый элемент И-НЕ 1, второй элемент И-НЕ 2, третий элемент И-НЕ 3, пятый элемент И-НЕ 4, шестой элемент И-НЕ 5. четвертый элемент И-НЕ 6, информационный вход 7 тактовый вход 8, прямой выход 9, инверсный выход 10, элементы заряда, выполненные на биполярных

транзисторах 11-14, МДП-транзисторах 15- 25, транзисторах 26-29, шину 30 питания, шину 31 нулевого потенциала, элементы И- НЕ 1-5 выполнены на комплементарных МДП-транзисторах 32-35, а элемент И-НЕ 6 - на комплементарных МДП-транзисторах 36-41.

Триггер на емкостную нагрузку, под- ключенную к выходу 9, функционирует следующим образом. Пусть сигнал на входе 8 равен логическому 0, тогда на выходах элементов 2 и 6 всегда присутствует логическая 1, следовательно, выходная бистабильная ячейка на элементах 5 и 3 и триггер в целом работают в режиме хранения информации. Предположим, что на прямом выходе устройства 9 находится сигнал логииеской 1, а на инверсном 10 -логического О, т.е. емкость, нагружающая прямой выход устройства 9, заряжена до уровня напряжения логической 1. Пока сигнал на входе 8 равен

сл

с

VI 00 (А) СЛ VI Ю

О одна из двух вспомогательных бистабиль- ных ячеек на элементах 1, 2 или 6, 4 всегда находится в запрещенном состоянии (в зависимости от логического уровня,присутствующего на информационном входе 7 устройства), т.е их выходы (выходы элементов 2 и 6) принимают единичное значение. Устанавливающиеся при этом состояния вспомогательных бистабильных ячеек определяются уровнем сигнала на входе 7. Пред- положим, что тактовый сигнал принимает единичное значение, когда на информационном входе присутствует логический 0, тогда на первом, второй и третьем входах элемента 6 устанавливается уровень логиче- ской 1, а на его выходе устанавливается сигнал логического 0. Выход логического элемента 2 при этом своего состояния (логическая 1) не изменит, поскольку вспомога-; тельная ячейка на элементах 1, 2 сохраняет свое состояние. Установившиеся уровни сигналов на выходах элементов 2, 6 приведут к переключению логических элементов 3, 5 выходной ячейки и переходу уровня сигнала на прямом выходе триггера в состо- яние логического О. Сигнал логической 1 появится одновременно со входа эпементов 2, б и на затворах МДП транзисторов 23, 24, 25, которые откроются и приведут к отпира- нию биполярного транзистора 14 и установ- лению уровня логического 0 на выходе 9 по дополнительно сформированной связи между выходом 9 и коллектором транзисто- ра 14. При этом емкость нагрузки, подклю- ченная к выходу 9, будет разряжаться через открытый биполярный транзистор 14, а сигнал логического О будет удерживаться на выходе 9 за счет выходного напряжения открытого транзистора 14 до тех пор, пока на входе 8 будет находится сигнал логической 1 и пока не произойдет переключение выходной бистабильной ячейки на элементах 3 и 5. После переключения выходной ячейки и подачи на вход 8 сигнала логического О МДП транзистор 23 закрывается, закрыва- ется соответственно биполярный транзистор 14, который после этого не оказывает никакого влияния на состояние выхода 9. Элемент заряда на транзисторах 20, 21, 22, 13 не оказывает никакого влияния на про- цесс формирования уровня логического О на выходе 9 из-за присутствия логического О на затворе транзистора 22, переводящего элемент заряда в выключенное состояние При подаче на вход 8 сигнала логической 1. когда на входе 7 находится сигнал высокого уровня.на первом и втором входах элемента 2 установятся уровни логической 1, а на его выходе - уровень логическое 0 На выходе элемента 6 будет

поддерживаться уровень логической 1 за счет сигнала логического О с выхода элемента 4. Установившиеся уровни сигнала приведут к переключению элементов 3, 5 и к переходу уровня сигнала на выходе 9 в состояние высокого уровня. В триггере при подаче на вход 8 сигнала логической 1, когда на входе 7 находится сигнал высокого уровня, открываются МДП транзисторы 20, 21,22, биполярный транзистор 13 и по предложен ной связи между выходом 9 и эмиттером транзистора 13 происходит заряд емкости эмиттерным током транзистора 13, вВ раз большим, чем у известного решения, где В - коэффициент усиления транзистора 13. После установки сигнала высокого уровня на выходе 9 и подаче на вход 8 низкого уровня сигнала МДП транзистор закрывается, что приводит к запиранию транзистора 13, и элемент заряда на транзисторах 20,21, 22, 13 на уровень сигнала логической 1 не оказывает влияния. При этом элемент заряда на транзисторах 23, 24, 25, 14 также не оказывает влияния на процесс формирования логической 1 на выходе 9, так как находится в выключенном состоянии из-за присутствия логического О на затворе транзистора 25. Формирование сигналов логического О и 1 на выходе 10 происходит аналогично выходу 9.

Таким образом, предложенное техническое решение позволяет увеличить быстродействие устройства хранения информации как при работе на большую емкость нагрузки, так и при работе и на малую емкость нагрузки.

Формула изобретения 1. Триггер, содержащий шесть элементов И-НЕ, выход первого элемента И-НЕ соединен с первым входом второго элемента Й-НЕ, выход которого соединен с первым входом третьего элемента И-НЕ, с первым входом четвертрго элемента И-НЕ, первым входом первого элемента И-НЕ, второй вход которого соединен с вторым входом четвертого элемента И-НЕ и выходом пятого элемента И-НЕ, первый вход которого является информационным входом триггера, а второй вход соединен с выходом четвертого элемента И-НЕ и первым входом шестого элемента И-НЕ, второй вход которого является прямым выходом триггера и соединен с выходом третьего элемента И-НЕ, второй вход которого соединен с выходом шестого элемента И-НЕ и является инверсным выходом триггера, тактовым входом которого яв- ляется второй вход второго элемента И-НЕ который соединен с третьим входом четвертого элемента И-НЕ отличающийся тем, что, с целью повышения быстродейсг

вия триггера, он содержит четыре элемента заряда, первый выход первого элемента заряда подключен к шине питания и соединен с первым выходом второго элемента заряда, второй выход которого соединен с выходом третьего элемента И-НЕ и первым выходом третьего элемента заряда, второй выход которого подключен к шине нулевого потенци- ала и соединен с вторым выходом четвертого элемента заряда, первый выход которого соединен с выходом шестого элемента И-НЕ и вторым выходом первого элемента заряда, первый информационный вход которого соединен с выходом второго элемента И-НЕ и третьим информационным входом третьего элемента заряда, первый информационный вход которого соединен с выходом пятого элемента И-НЕ, а второй информационный вход соединен с вторым входом второго элемента И-НЕ, вторым информационным входом второго элемента заряда, первым информационным входом четвертого элемента заряда, вторым информационным входом первого элемента заряда, третий информационный вход которого соединен с первым входом пятого элемента

И-НЕ, первым информационным входом второго элемента заряда, третий информационный вход которого соединен с выхо- дом четвертого элемента И-НЕ, второй информационный вход четвертого элемента заряда соединен с выходом первого элемента И-НЕ

2 Триггер поп.1, отличающийся тем, что каждый элемент заряда содержит биполярный транзистор. МДП-транзисто- ры, резистор, первый вывод которого подключен к шине нулевого потенциала

триггера, а второй вывод соединен с базой биполярного транзистора и истоком первого МДП-транзистора, истоки МДП-транзи- сторов, кроме перврго, соединены со стоками предыдущих МДП-транзисторов,

сток последнего МДП-транзистора является первым выходом элемента1 заряда и соединен с коллектором биполярного транзистора, эмиттер которого является вторым выходом элемента заряда, затворы МДПтранзисторов являются соответствующими информационными входами элемента заряда.

Изобретение относится к вычислительной технике, а именно к полупроводниковым цифровым интегральным схемам хранения информации на основе биполярных и полевых транзисторов. Цель изобретения - повышение быстродействия триггера. Поставленная цель достигается тем, что он содержит четыре элемента заряда с соответствующими связями. Элементы заряда обеспечивают ускоренный перезаряд нагрузочных емкостей триггера во время переходных процессов. В установившемся состоянии транзисторы элементов заряда заперты и не оказывают влияния на формирование логических уровней в триггере. 1 з.п. ф-лы, 3 ил.

о0У

Фиг. 2

Фиг.З