Резервированная вычислительная система Советский патент 1992 года по МПК G06F11/16 

Изобретение относится к области вычислительной техники может быть использовано при разработке микроЭВМ и ЭВМ других классов с обнаружением и ликвидацией сбоев или отказов.

Цель изобретения - повышение надежности функционирования системы.

На фиг. 1 показана предлагаемая резервированная вычислительная система.

Резервированная вычислительная система состоит из задающего генератора 1, ведущих блоков 2, 3, 4, ведомых блоков 5, 6, 7, блока контроля 8, ведущий блок кроме микропроцессора 9 содержит узел регистров 10, узел управления 11, мультиплексор 12, J-триггер 13, элемент И 14, повторитель 15, ведомый блок кроме накопителя 16, содержит группу элементов И 17, узел коммутации 18, коммутатор 19, элемент ИЛИ 20, элемент И-НЕ 21. Выход 22 задающего генератора 1 соединен со входами синхронизации микропроцессоров 9, с тактовыми входами узлов управления 11 и узлов коммутации 18, первая группа выходов адреса обращения 23 микропроцессора 9 соединена с первой группой входов узла регистраторов 10, втирая группа информационных входов - выходов 24 микропроцессора 9 соединена со второй группой входов узла регистров 10, с первым входом 25 узла управления 11 и группой выходов мультиплек- сора 12, выход 26 канала цикла микропроцессора 9 соединен со вторым входом узла управления 11, группа выходов 27 узла управления 11 соединена с третьей группой входов узла регистров 10, первый выход 28 узла управления 11 соединен со стробирующим входом мультиплексора 12, второй выход 29 узла управления 11 соединен с С входом J-триггера 13 и с первым входом элемента И 14 ведущего блока, выход 30 J-триггера 13 соединен с третьим входом узла управления 11, с вторым входом элемента И и с входом повторителя 15, выходы 31 повторителей 15 соединены между собой в МОНТАЖНОЕ ИЛИ и с входами

Ч

СО

Ю 00

о

,л

запросов прерывания трех микропроцессоров 9, группа выходов 32 коммутатора 19 соединена с группой входов узла коммутации 18 и с первой группой входов накопителя 16, группа выходов 33 узла коммутации 18 соединена со второй группой входов накопителя 16, группа выходов 34 накопителя 16 со§деШе на с входами группы элементов И 17, выход 35 узла коммутации 18 соединен с входом управления группы элементов И 17Гвход начала цикла 36 узла коммутации соедин ен с выходом элемента ИЛИ 20, выход состояния 37 накопителя 16 первого ведомого блока 5 соединен с первым входом элемента И-НЕ 21 первого ведомого блока бис вторым входом элемента И-НЕ 21 третьего ведомого блока 7, выход состояния 37 нако пителя 16 второго ведомого блока 6 соединен с первым входом элемента И-НЕ 21 второго ведомого блока бис вторым входом элемента И-НЕ 21 первого ведомого блока 5, выход состояния 37 накопителя 16 третьего ведомого блока 7 соединен с первым входом элемента И-НЁ 21 третьего ведомого блока 7 и с вторым входом элемента И-НЁ 21 второго ведомого блока 6, выходы 38 элементов И-НЕ 21 трех ведомых блоков 5, 6, 7 соединены между собой, образуя мажоритарный элемент Два из трех, а также соединены с R-входа- ми J-триггеров 13 и входами инициализации микропроцессоров 9, группа выходов 39 узла регистров 10 первого ведущего блока 2 соединена с первой группой входов мультиплексора 12 первого ведущего блока 2, с выходами группы элементов И 17 и с первой группой входов коммутатора 19 первого ведомого блока 5, со второй группой входов мультиплексора 12 второго ведущего блока 3, с второй группой входов коммутатора 19 второго ведомого блока 6 и q, первой группой входов узла контроля 8, группа выходов 39 узла регистров 10 второго ведущего блока 3 соединена с первой группой входов мультиплексора 12 второго ведущего блока 3, с выходами группы элементов И 17 и с первой группой входов коммутатора 19 второго ведомого блока 6, с второй группой входов мультиплексора 12 третьего ведущего блока 4 с второй группой входов коммутатора 19 третьего ведомого блока 7 и со второй группой входов блока контроля 8, группа выходов 39 узла регистров 10 третьего ведущего блока 4 соединена с первой группой входов мультиплексора 12 третьего ведущего блока 4, с выходами группы элементов И 17 третьего ведомого блока 7, с второй группой входов мультиплексора 12 первого ведущего блока 2 и с третьей группой входов блока контроля 8. выход 40

элемента И 14 первого ведущего блока 2 соединен с первым входом элемента ИЛИ 20 первого ведомого блока бис вторым входом элемента ИЛИ 20 второго ведомого

блока 3, выход 40 элемента И 14 второго ведущего блока 3 соединен с первым входом элемента ИЛИ 20 второго ведомого блока 6 и со вторым входом элемента ИЛИ 20 третьего ведомого блока 7, выход 40 элемен0 та И 14 третьего ведущего блока 4 соединен с первым входом элемента ИЛИ 20 третьего ведомого блока 7 и со вторым входом элемента ИЛИ 20 первого ведомого блока 5. первый выход 41 блока контроля 8 соединен

5 с переключающим входом мультиплексора

12 с J-входом триггера 13 первого ведущего

блока 2 и с переключающим входом комму татора 19 первого вэдомого блока 5, второй

выход 42 блока контроля 8 соединен с пере0 ключающим входом мультиплексора 12, с J-входом триггера 13 второго ведущего блока 3 и с переключающим входом коммутатора 19 второго ведомого блока 6, третий выход 43 блока контроля 8 соединен с пере5 ключающим входом мультиплексора 12, с J-входом триггера 13 третьего ведущего блока 4 и с переключающим входом коммутатора 19 третьего ведомого блока 7.

На фиг, 2 представлена временная ди0 аграмма, поясняющая работу предлагаемой системы.

Работает предлагаемая резервированная вычислительная система следующим образом. Работа системы состоит из циклов

5 обмена информацией между ведущими 2, 3, 4 и ведомыми 5, 6, 7 блоками по шинам 39. Блок контроля 8 в реальном времени контролирует информацию на каждой шине по отношению к двум другим и в случае несов0 падения переключает своими выходами 41, 42,43 мультиплексоры 12 и коммутаторы 19 на другую шину. Каждый цикл обмена состоит из четырех тактов TL Та, Тз, Т, что соответствует четырем периодам тактовой

5 частоты с выхода 22 задающего генератора 1, который синхронизирует работу всей системы. В такте Ti передается информация о типе цикла обмена, в тактах Т2 и Тз - адрес обращения, а в такте Тз осуществляется обмен

0 данными между ведущими и ведомыми блоками. По сигналу с выхода канала цикла 26 микропроцессора 9 начинается цикл обмена. В такте Ti микропроцессор 9 на шину 24 выдает информацию о типе цикла обмена,

5 Которая через узел регистров 10, информационную шину 39 и коммутатор 19 поступает в узел коммутации 18. Кроме того, в такте Тч микропроцессор 9 на шину 23 выдает адрес обращения, а на выходе 40 элемента И 14 формируется строб начала цикла обмена, который через элемент ИЛИ 20 поступает на вход 36 узла коммутации. По отрицательному фронту такта Ti (строба начала цикла обмена) в узле коммутации 18 фиксируется тип цикла обмена, в узле регистров 10-адрес обращения, в узле управления 11 через вход 25 - направление передачи информации для такта Т4 и разрешается узлу управления 11 и узлу коммутации Сформирование импульсов тактов Т2, Тз, T/j.

В случае, если какой-либо из ведущих блоков 2, 3, 4 на шины 39 выдает неверную информацию о типе цикла обмена, то соответствующий ведомый блок на коммутаторе 19 одним из выходов 4 I, 42, 43 блока конт- роля 8, переключается на другую шину, ведущий блок триггером 13 блокируется до инициализации системы (при этом через повторитель 15 и его выход 31 формируется запрос прерывания для трех микропроцес- соров 9, а ведомый блок получает, на элементе ИЛИ 20, строб начала цикла обмена с другого ведущего блока В такте Т2 узел управления 11 своими выходами 27 разрешает передачу узлом регистров Ю на шину 39 первой части адреса, а узел коммутации 18 своими выходами 33 разрешает прием через коммутатор 19 первой части адреса в адресные регистры накопителя 16 В такте Тз аналогично осуществляется переда- ч а второй части адреса В такте Т осуществляется обмен данными между ведущими и ведомыми блоками. Если в текущем цикле ведущий блок осуществляет прием информации, то в такте Т4 узел управления 11 выходами 27 отключает узел регистров 10 и выходом 28 включает мультиплексор 12, а узел коммутации 18 выходом 35 включает rpynrjy элементов И 17 Программно-аппаратная инициализация системы (по включе- нию системы условно не приведена) осуществляется с помощью элемента И-НЕ 21, выходы 38 которых объединены в монтажное ИЛИ, при этом они выполняют функцию мажоритарного элемента Два Из трех для выходов состояния 37 (устанавливаемых программно) накопителей 16.

На фиг. З.приведен алгоритм инициализации.

На фиг. 4 представлен вариант реализа- ции микропроцессоров.

Микропроцессор 9 содержит регистр обращения 44, группы элементов И 45, 46. регистровый узел 47, аккумулятор 48, регистр команд 49, регистр признаков 50, два одновибратора 51, 52, арифметическо-логи- ческое устройство (АЛУ) 53 и блок управления (БУ) 54, причем АЛУ содержит сумматор 55, группу элементов И 56, элемент И 57, а БУ содержит регистр адреса 58, регистр

микрокоманд 59 и микропрограммную память 60, причем первая группа входов сум матора 55 соединена с входами регистра обращения 44 и первой 45 группы элементов И и группой выходов регистрового узла 47, группа входов регистрового узла соединена с выходами группы элементов И 56, АЛУ 53, входы группы элементов И 56 АЛУ 53 соединены с группой выходов сумматора 55 и входами элемента И 57, вторая группа входов сумматора 55 соединена с выходами аккумулятора 48, группа входов аккумулятора 48 соединена с группой входов регистра команд 49 и выходами второй группы элементов И 46, выходы регистра команд 49 соединены с первой группой входов регистра адреса 58, выход переноса сумматора 55 и его старший выход из группы выходов соединены с первыми дёумя входами регистра признаков 50, третий вход регистра признаков 50 соединен с выходом элемента И 57 АЛУ 53, выходы регистра признаков 50 соединены с второй группой входов регистра адреса 58, третья группа входов регистра адреса 58 соединены с группой выходов регистра микрокоманд 59, выходы регистра адреса 58 соединены с входами микропрограммной памяти 60, выходы микропрограммной памяти 60 соединены с входами регистра микрокоманд 59, Первый вход регистра микрокоманд 59 соединен с выходом первого одновибратора 51, выход второго одновибратора 52 соединен с первым входом регистра команд 59, первым входом регистра адреса 58, первым входом аккумулятора 48, первым входом регистрового узла 47, четвертым входом регистра признаков 50 и входом управления регистра обращения 44, входы одно- вибраторов 51, 52 соединены со входом синхронизации микропроцессоров 22, первый выход регистра микрокоманд 59 соединен с выходом 26 канала цикла микропроцессора 9, второй вход регистра адреса 58 соединен со входом 38 инициализации микропроцессора 9, третий вход регистра адреса 58 соединен со входом 31 запроса прерывания микропроцессора 9, выходы первой группы элементов И 45 соединены со входами второй группы элементов И 46 и второй группой информационных входов-выходов 24 микропроцессора 9, выходы регистра обращения 44 соединены с первой группой выходов 23 адреса обращения микропроцессора 9, кроме того выходы регистра микрокоманд 59 (условно не приведенные на фиг 2 соединены соответственно с управляющими входами: 61 регистра признаков 50, 62 регистрового узла 47, 63, аккумулятора

48, 64, сумматора 55, 66 регистра обращения 44, 55 регистра команд 49, 67 групп элементов И 45, 46 и 68 группы элементов

И 56. -.--. .

На фиг. 5 представлен узел управления. Он содержит сдвиговый регистр 70, D- триггер 71, три элемента И 72, 73, 74 и элемент ИЛИ 75, причем первый вход первого элемента И 72 соединен с вторым стробиру- гощим входом 30 узлауправления 11, информационный вход 69 младшего разряда Соединен суровнем лог. 1, второй вход первого элемента И 72 соединен с входом зане1 сения сдв иго вого регистра 70 и с первым стробирующим входом 26 узла управления 11, вход синхронизации сдвигового регист- ра 70 соединен с тактовым входом 22 узла управления 11, выход первого элемента И 72 соединен с первым входом элемента ИЛИ 75, со стробирующим входом D-тригге- ра 71 и с вторым стро.бирующим выходом 29 узла управления 11, выход элемента ИЛИ 75, первый, второй выходы сдвигового регистра 70 и выход элемента И 72 соединены с группой выходов 27 узла управления 11, третий выход сдвигового регистра 70 соединен с первыми входами второго 73 и третьего 74 элементов И, выход второго элемента И 73 соединен с вторым входом элемента ИЛИ 75, прямой и инверсный выходы О триггера 71 соединены соответст- венно с вторыми входами второго 74 и третьего 73 элементов И, в ыход третьего элемента И 74 соединен с первым стробирующим выходом 28 узла управления 11, р-вход D-триггера 71 соединен с информационным: входом 25 узла управления 11.

: -: на фиг. 6 представлен вариант реализаций узла регистров. ,

1; .,..: Узел регистров 10 содержит два регистра 76, .77 и три группы элементов И 78, .79,

80, причем группы вхбдЬв регистров 76, 77 ; соединены между собой соответственно и с

«ервой группой входов 23 узла регистров

10, стробйруЮщие входы регистровое, 77 соединены между собой и со - .входами; управления трех групп элементов И-78, 79, 80 образуют третью группу входов 27 узла регистров 10, группа выходов первого ре;гйстра 76 соёдмйена со входами первой группы .элементов И 78, группа выходов второго регистра 77 соединена со входами втЪроЙ группы элементов И 79, входы третьей группы элементов И 80, соединены со второй группой информационных входов-выходов 24 узла регистров 10, выхбды трех групп элементов И 78, 79, 80 соединены между собой соответственно и С группой выходов 39 узла регистров 10.

На фиг. 7 представлен вариант реализации узла коммутации. . ,

Узел коммутации 18 содержит регистр 81, сдвиговый регистр 82, дешифратор 83 и

элемент ИЛИ 84, причем входы регистра 81 соединены с группой информационных входов 32 узла коммутации 18, первый выход регистра 81 соединен с первым входом дешифратора 83, второй выход регистра 81

0 соединен с вторым входом дешифратора 83 и первым входом элемента ИЛИ 84, выходы дешифратора 83, первый и второй выходы сдвигового регистра 82 соединены с группой выходов 33 узла коммутации 18,

5 тактовый вход 22 узла коммутации 18 соединен со входом стробирования сдвигового регистра 82, вход начала цикла 36 узла коммутации 18 соединен с входом стробирования регистра 81 и входом сброса сдвигового

0 регистра 82, третий выход сдвигового регистра 82 соединен с вторым входом элемента ИЛИ 84 и входом разрешения дешифратора 83, выход элемента ИЛИ 84 соединен с управляющим выходом 35 узла

5 коммутации 18. На фиг, 8 представлен вариант реализации накопителя.

Накопитель 16 содержит вводные группы элементов И 85, выводные rpynrfbi эле0 ментов И 86, два дешифратора 87, 88, два регистра 89,90 и матрицу памяти 91, причем первая группа информационных входов 32 накопителя 16 соединена с входами регистров 89, 90. группой входов матрицы памяти

5 91 и входами выводных групп элементов И . 86, выходы выводных групп: элементов И 86 соединены с внешними выходами нако- .пителя 16, выходы вводных групп элементов И 85 соединены между собой

0 соответственно, с группой выходов матрицы памяти 9.1 и с группой выходов 34 нйко- питёля 16, входы вводных групп элементов И 85 сдёдййеньгс внешними входами накопителя 16, группы выходов регистров 89,

5 90 образуют адресную Шину и соединены

с группами входов дешифраторов 91, 92;и

с адресными входами матрицы памяти 91,

. выходы первого дешифратора 87 соедйне-.

ны с управляющими входами вводйых

0 групп элементов И 85, выходы второго Дешифратора 88 соединены с управляюШми входами выводных групп элементов И %б, входы стробирования дешифраторов 87,88, . регистров 89,90 и управления матрицей па5 м яти 91 соединены со второй группой входов 33 накопителя 16, вУход 37 выводной группы элементов И 86 соединен с выходом: 37 накопителя 17..

На фиг. 9 представлен вариант реализации блока контроля.

Блок контроля 8 содержит три элемента сравнения 92,93,94 и три элемента ИЛ И 95, 96,97, причем первая группа информационных входов 39 блока контроля 8 соединена с первой группой входов первого элемента сравнения 92 и с второй группой входов второго элемента сравнения 93, вторая группа информационных входов 39 блока контроля 8 соединена с первой группой входов второго элемента сравнения 93 и с второй группой входов третьего элемента сравнения 94, третья группа информационных входов 39 блока контроля 8 соединена с первой группой входов третьего элемента сравнения 94 и второй группой входов первого элемента сравнения 92, выход первого элемента сравнения 92 соединен с первым входом первого элемента ИЛИ 95 и со вторым входом третьего элемента ИЛИ 97, выход второго элемента сравнения 93 соединен с первым входом второго элемента ИЛИ 96 и со вторым входом первого элемента ИЛИ 95, выход третьего элемента сравнения 94 соединен с первым входом третьего элемента ИЛИ 97 и с вторым входом второго элемента ИЛИ 96, выходы элементов ИЛИ 95, 96, 97 соединены соответственно с первым 41, вторым 42 и третьим 43 выходами блока контроля 8.

Формула изобретения 1. Резервированная вычислительная система, содержащая задающий генератор, выход которого соединен с синхронизирующими входами трех микропроцессоров, три накопителя и блок контроля, отличающаяся тем, что, с целью повышения надежности, система содержит три канала обмена, каждый из которых содержит узел регистров, узел управления, мультиплексор, элемент И, J-триггер и повторитель, образующие вместе с соответствующим микропроцессором ведущий блок узнала обмена, а также группу элементЬв И, элемент И-НЕ, узел коммутации, коммутатор и элемент ИЛИ, образующие смеете с соответствующим накопителем ведомый блок канала обмена, при этом в каждом ведущем блоке группа выходов адреса обращения микропроцессора соединена с первой группой информационных входов узла регистров, вторая группа информационных входов которого соединена с группой информационных входов-выходов микропроцессора, с группой выходов мультиплексора и с информационным входом узла управления, группа выходов которого соединена с группой управляющих входов узла регистров, выход задающего генератора соединен с тактовыми входами узла управления и узла

коммутации каждого канала обмена, выход начала цикла обмена микропроцессора соединен с первым стробирующим входом узла управления, первый стробирующий выход 5 которо го соединен со стробирующим входом мультиплексора, второй стробирующий выход узла управления соединен с первым входом элемента И и с С-входом J-триггера, выход которого соединен с вторым строби0 рующим входом узла управления, вторым входом элемента И и через повторитель - с выходами повторителей других каналов и с входами запроса прерывания бсех микропроцессоров, группа выходов узла регист5 ров каждого ведущего блока соединена с выходами элементов И группы, первой группой выходов мультиплексора и первой группой генератора информационных входов коммутатора своего канала обмена, а также

0 с группой входов узла контроля, соответствующий данному каналу обмена, выход с элемента И первого канала обмена соединен с первыми входами элементов И ЛИ первого и второго каналов обмена, выход

5 элемента И второго канала обмена -с вторым ,. входом элемента ИЛИ второго канала и первым входом элемента ИЛИ третьего канала, выход элемента И третьего канала - б вторыми входами элементов ИЛИ третьего

0 и первого каналов обмена, в каждом ведомом блоке выход элемента ИЛИ соединен с входом начала цикла узла коммутации, груп- . па информационных входов которого соединена с выходом коммутато ра и первой

5 группой информационных входов накопителя, а группа выходов - с второй группой информационных входов накопителя, группа информационных выходов которого соединена с входами элементов И группы,

0. управляющий вход которой соединен с управляющим выходом узла коммутации, выход сигнализации состояния накопителя первого канала обмена соединен с первыми входами элементов И-НЕ первого и второго

5 каналов обмена, выход сигнализации состояния накопителя второго канала обмена соединен с первым входом элемента М-НЕ второго канала и вторым входом элемента И-НЕ первого канала, выход сигнализации

0 состояния накопителя третьего канала соединен с вторыми входами элементов И-НЕ второго и третьего каналов обмена, выходы элементов И-НЕ трех каналов соединены между собой, с Н-входами J-триггеров и

5 с входами инициализации микропроцессоров всех каналов, первый, второй и третий выходы блока контроля соединены с управляющими входами мультиплексора, коммутатора и с J-входом J-триггера соот- ветственно первого, второго и третьего каналов обмена, группа выходов узла регистров первого канала обмена соединена с второй группой выходов мультиплексора и с второй группой информационных входов коммутатора второго канала обмена, группа выходов узла регистров второго канала обмена соединена с второй группой выходов мультиплексора и с второй группой информационных входов коммутатора третьего канала обмена, а группа выходов узла регистров третьего канала - с второй группой выходов мультиплексора и второй группой информационных входов коммутатора первого канала обмена.

2. Система по п. 1,отличающаяся тем, что узел управления содержит сдвиговый регистр, D-триггер, три элемента И и элемент ИЛИ, причем первый вход первого элемента И является вторым стробирую- щим входом узла управления, второй вход первого элемента И, соединенный с входом сброса сдвигового регистра, является первым стробирующим входом узла управления, вход синхронизации сдвигового регистра является тактовым входом узла управления, выход первого элемента И соединен с первым входом элемента ИЛИ, со стробирующим входом D-триггера и вторым стробирующим выходом узла управления, выход элемента ИЛИ, первый и второй выходы сдвигового регистра образуют группу выходов узла управления, третий выход сдвигового регистра соединен с первыми входами второго и третьего элементов И, выход второго элемента И соединен с вторым входом элемента ИЛИ, прямой и инверсный выход D-триггера соединены соответственно с вторыми входами второго и третьего элементов И, выход третьего элемента И является первым стробирующим выходом узла управления, а D-вход D-триггера является информационным входом узла управления

3 Система поп 1,отличающаяся тем, что узел коммутации содержит регистр, сдвиговый регистр и элемент ИЛИ, причем информационные входы регистра являются

группой информационных входов узла коммутации, первый выход регистра соединен с первым входом дешифратора, второй выход регистра - с вторым входом дешифратора и первым входом элемента ИЛИ, выходы дешифратора вместе с первым и вторым выходами сдвигового регистра являются группой выходов узла коммутации, тактовый вход узла коммутации соединен с

синхронизирующим входом сдвигового регистра, вход начала цикла узла коммутации соединен с входом стробирования регистра и входом сброса сдвигового регистра, третий выход сдвигового регистра соединен с вторым входом элемента ИЛИ и входом разрешения дешифратора, выход элемента ИЛИ соединен с управляющим выходом узла коммутации.

4. Система . 1,отличающаяся тем, что блок контроля содержит три элемента сравнения и три элемента ИЛИ, причем первая группа информационных входов блока контроля соединена с первой группой

входов первого элемента сравнения и второй группой входов второго элемента сравнения, вторая группа информационных входов блока контроля соединена с первой группой входов второго элемента сравнения и со второй группой входов третьего элемента сравнения, третья группа информационных входов блока контроля соединена с первой группой входов третьего элемента сравнения и с второй группой

входов первого элемента сравнения, выход первого элемента сравнения соединен с первым входом первого элемента ИЛИ и с вторым входом третьего элемента ИЛИ. выход второго элемента сравнения соединен с первым входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, выход третьего элемента сравнения соединен с первым входом третьего элемента ИЛИ и с вторым входом второго элемента ИЛИ, выходы элементов ИЛИ являются соответственно первым, вторым и третьим выходами узла контроля.

Ъ

1784980

Тг

faxoB 12 генератор /

LJ

Т,

I I 7М I LJ

ГУ

Использование: отказоустойчивые ЭВМ. Система содержит задающий генератор 1, ведущие блоки 2-4, ведомые блоки 5-7, блок котроля 8, микропроцессоры 9,, узлы регистров 10, узлы управления 11. мультиплексоры 12, J-триггеры 13, элементы И 14, повторители 15, накопители 16, группы элементен И 17, узлы коммутации 18, коммутаторы 19, элементы ИЛИ 20, И- НЕ 21. 1-9-10-17-16-21-9. 10-8-12, 8-13, 8-18, 9-12-19-16, 9-11-10, 11-12, 11-13, 11-14-20-18-16. 3 з.п. ф-лы, 9 ил.

(Часть ад

выход 3 - Sy yA SW

оомена/ рущецш / ие#ил /

выход 2

(6/ .ЛЙвТ-

« (4Р

, ,,

дыхМодМ /Типцш а обмена. /

dqiMbtx/ 0$мена

О

Фие.З

$мен данными.

fTun цихла ,о5мена

J цикла

J7/7/ прерывания системы

Вызоб подпрограммы инициализации системы

Уроероммная устаноёкав ./ од

сойпояние лог.У Выхода 3& накопителя

С5рос системы и /я/шггера ft через элементы и 21

30

OS ни

22

70

25

25

з

:}

23

$п

-29

75

27

28

Фиг 5

дзпф

0861781

Фиг.#

адресная шина

t...l