Устройство связи для вычислительнойСиСТЕМы Советский патент 1981 года по МПК G06F3/04 

(54) УСТРОЙСТВО связи ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ щих регистров группы, первые управляющие входы узлов вентилей группы связаны с распределителями импульсов группы, вторые управляющие входы узлов вентилей группы соединены с узлами синхронизации группы С2. Свойственная этому устройству низ кая пропускная способность особенно, проявляется при большом числе подклю ченных к устройству модулей. Цель изобретени.я состоит в повышении пропускной способности устройства. Достигается это тем, что в устройство, содержащее блок- синхронизации и М блоков сопряжения, каждый из которых включает передающий и приемный регистры, распределитель им пульсов, управляющий регистр, узел синхронизации, узел коммутации управ ляющих сигналов, схему сравнения, ре гистр адреса, первый буферный регист и элемент ИЛИ, причем выход передающего регистра i-ro блока сопряжения соединен с информаиионным входом при емного регистра i+1-го блока сопряжения (,М), выход передающего регистра М-го блока сопряжения соединен информационным входом приемного регистра первого блока сопряжения, а Б каждом блоке сопряжения выход приемного регистра подключен к к первому входу элемента ИЛИ, йторой вход которого соединен с выходом пер вого буферного регистра, а выход - с информационным входом передающего регистра, выход которого подключен к первому входу схемы сравнения, первы управляющий вход - с первым выходом блока синхронизации, а второй управляющий вход - с первым выходом узла коммутации управляющих сигналов, вто рой выход которого подключен к управ ляющему входу первого буферного регистра, первый и второй входы - соответственно к выходам распределителя импульсов и узла синхронизации, а первый и второй входы-выходы - соответственно к выходам-входам схемы сравнения и управляющего регистра, выход регистра адреса соединен со вторым входом схемы сравнения и первым информационным входом первого буферного регистра, вход распределителя импульсов подключен к управля ющему Входу приемного регистра и вто рому выходу блока синхронизации, в каждый блок сопряжения введены регистр состояния, второй и третий буферный регистры и коммутатор информации, причем в каждом блоке сопряже ния группы информационных и управляю щих входов коммутатора информации яв ляются соответственно группами инфор мационных и управляющих входов устройства, а первый и второй управляющие выходы - соединены соответственно с первым отправляющим входо $ узла синхронизад1,ии и входом регистра GOстояний, вход-выход которого подключен к третьему входу-выходу узла коммутации управляющих сигналов, седьмой выход которого соединен с входом коммутатора информации, первым и вторым информационным выходами, подключенного соответственно к выходу из первой группы информационных выходов устройства и второму информационному входу первого буферного регистра, третий выход узла коммутации управляющих сигналов является выходом из второй группы управляющих выходов устройства, четвертый и пятый выходы - подключены соответственно к yпpaвляюш м входам второго и третьего буферных регистров, информационные входы которых соединены с выходом передающего регистра, а выходы - соответственно с вторым входом элемента ИЛИ и с выходом из второй группы информационных выходов устройства, второй управляющий вход узла синхронизации соединен с входом упрсгвляющего регистра и первым управляющим входом передающего регистра, а третий управляющий вход - с шестым выходом узла коммутации управляющих сигналов. На чертеже представлена блок-схема устройства. Устройство содержит блоки 1 сопряжения, включающие приемный регистр 2, элемент ИЛИ 3, передающий регистр 4, распределитель 5 импульсов, схему сравнения 6, регистр 7 адреса, управляющий регистр 8, узел 9 синхронизациК( буферные регистры 10, 11, 12 узел 13 коммутации управляющих сигналов, регистр 14 состо шия и коммутатор информации(мультиплексор) 15, блок 16 синхронизации, К каждому блоку 1 сопряжения подключены группы модулей 17 и 18 вычислительной системы. Блок синхронизации 16, содержащий генератор тактовых импульсов, узлы сброса, пуска-останова и панель управления предназначен для приведения устройства Б исходное состояние,- пуска и синхронизации. Блок 16 вырабатывает две серии скихронизирующих сигналов: серию А (второй выход блока) и серию В (первый выход блока). Периоды повторения сигналов обеих серий одинаковы. Серия В сдвинута относительно серии А на время такта работы устройства. Приемные 2 и передающие 4 регистры содержат узлы сброса., занесения и выдачи информации и предназначены для переменного хранения и динамического перемещения информации по ма. гистрали. Формат слова информации, пересылаемого между приемными и передающими регистрам, имеет следующий вид: признак типа модуля (синхронный/ асинхронный);

адрес отправителя;

адрес получателя)

данные (собственно информации, режим чтения или записи и/или, адрес ячейки оперативной памяти) .

Структура адреса отправителя (получателя) следующая: адрес группы, модулей, адрес модуля внутри группы.

Распределители 5 импульсов содержат элементы задержки для выработки по каждому сигналу серии А сигналов А (через время равное такту работы устройства) и А2(через время, равное двум тактам работы устройства.

Схемы сравнения б включают наборы элементов комбинационной логики и предназначены для сравнения адресов групп модулей, поступающих на первые входы с собственными адресами групп, поступающими на вторые входы из регистров адреса 7. В схемы сравнения 6 поступают такнсе разряды признаков типа модуля (синхронный или асинхронный).

Управляющие регистры 8 содержат по два триггера с узлами занесения сброса и .используются для указания состояний (занято-свободно) и режимов работы (Чтение/Запись) модулей 17(18 Каждый из узлов 9 синхронизации предназначен для синхронизации запроса, поступающего из соответствующего коммутатора 15.

Узлы 13 содержат наборы элементов комбинационной логики и служат для выдачи управляющих сигналов.

Второй и четвертый выходы узла 13 служат для передачи сигналов разрешения на прием (выдачу) информации в (из)первый 10 и второй 11 буферные регистры, пятый выход узла 13 разрешает прием информации в третий буферный регистр. По третьему выходу узла 13 в модули 17 или 18 поступают сигналы, разрешающие прием информации в один из модулей выхода третьего буферного регистра 12. Первые буферные регистры 10 предназначены для приема адресов отправителей по первым информационным входам, приема информации из мультиплексоров 15, а также передачи информации через элементы ИЛИ 3 в передающие регистры 4 .,

Вторые буферные регистры 11 предназначены для временного хранения информации, поступающей с выходов передающих регистров 4. Третьи буферные регистры 12 предназначены для приема информации из передающих регистров 4 и выдачи её в соответствующие модули 17 (IB) .

Каждый из регистров состояний 14 предназначен для указания состояния (занято-свободно) первого, второго и третьего буферных регистров соответственно.

Мультиплексор 15 (например, первог блока 1) предназначен для псдключения любого из модулей 17 к первому буферному регистру 10 или к шине межмодульной связи. Это дает возможность организовать обмен между модулями 17 по межмодульной связи, а обмен меж ду модулями различных групп (напри-: мер, модулями 17 и 10 через первые буферные регистры 10,

Первый управляющий выход мульти:Плексора 15 подключен к первому управляющему входу узла 9 синхрониза ции и предназначен для установки триггера узла 9 в положение Запрос.

Мультиплексор 15 подключен также к управляющему.входу регистра состояний 14, по этом входу поступает сигнал Принято и триггер третьего буферного регистра 12 устанавливается в состояние Свободно.

Связь узла 13 с мультиплексором 15 используется для передачи сигнала разрешения на подключение очерёдного модуля 17 к первому буферному регистру 10.

На управляющие входы мультиплексоров 15, связанные с модулями, поступают запросы на вну.тригрупповые (межмодульные) или межгрупповые обмв ны между модулями вычислительной системы.

Устройство работает следующим образом.

Работу устройства связи рассмот- РИМ на примере работы первого блока 1 сопряжения, к которому подключены модули 17, совместно с блоком синхронизации 10. Модули каждой группы можно разделить на пассугвные (оперативная память) и активные (процессеоры, диски и т.п.) . В последних можно выделить синхронные (диски, ленты) и асинхронные (процессоры, терминалы и т.п.) модули.

В вычислительной системе происходят парные взаимодействия активных и пассивных модулей, причем после посылки сообщения пассивному модулю,активный мояуль ожидает ответа. В силу этого целесообразно использовать оборудование приемного регистра 2, элемента ИЛИ 3 и передающего регистра 4 для работы пары модулей - активные -пассивный.

Количество активных модулей 17 зависит от того, являются ли они синхронными или асинхронными. Если активный модуль синхронный, то он . входит в группу только с одним пасси ным модулем. Количество асинхронных .активных модулей, соединенные с пассивным модулем более одного, приводит к эффективному использованию оборудования приемных 2 .регистров, элементов ИЛИ 3 и передаювщх регистров 4.

В работе модулей системы можно выделить внутригрупповые и мехгрупповые обманы. Реализация первых чере мультиплексор 15 и прямые мeжмoдyJIь ные связи позволяет снизить нагрузк на приемные 2 и передающие 4 регист через которые происходят межгрупповые обмены. Синхронные активные модули должны получать гарантированное обслуживани так как они не могут ожидать. Ввиду того, что слова информации жестко не закрепляются за группами модулей, не обходимо обеспечить более высокий приоритет синхронных активных модулей при межгрупповых обменах. В целом, число блоков 1 и количес во приемных регистров 2, элементов ИЛИ 3 и передающих регистров 4 должно быть не менее числа пар активныхпассивных .модулей, при этом в аилу первого приоритета активных синхронных модулей они всегда будут получать гарантированное обслуживание, а параметры обслуживания асинхронных активных модулей будут меняться в зависимости от нагрузки со стороны синхронных активных модели. Такая ор ганизация устройства связи позволяет сщаптировать его пропускную способность к входной рабочей нагрузке Пв пуску устройства связи блок синхронизации начинает вырабатывать обе серии сигналов А и В, под управлением которых в магистрали (представляющей собой совокупность приемных 2, передающих 4 .регистров, элементов ИЛИ 3 и информационных связей между ними) начинает циркулировать свободные слова. По каждому А сигналу информация приемных регистров передается в передающие регистры. Сигнал В осуществляют сдвиг информации предыдущих передающих регистров в последующие приемные регистры 2. Каждый блок 1 сопряжения может работать в одном из трёх режимов: Чтение, Запись, Межмодульный обмен. Ч Т е.н и е. По сигналу В информация передающего регистра 4 Пересылается в приемный регистр 2, управля ющий регистр 8 устанавливается в состояние Свободно (Св-, ) и Чтение .(Чт.), опрашивается узел 9 синхронизации на наличие запроса мультиплексора 15. Сигналом А информация приемного регистра 2 пересылается в передающий регистр 4. Если запрос не поступил, то по сигналу Д узел 13 опрашивает схему сравнения б, в разультате чего на ее выходе появится один из следую щих сигналов: Свободно (Св), Рав но, Занято и Асинхронный модуль (Знт.АМ).. . Сигналы СВ и Знт.АМ в этом режиме не используются, так как они указывают на то, что поступившее слово не адресовано ни одно1му из модулей 17 группы. По сигналу Равно и свободному третьему буферному регистру 12 информация из передающего регистра 4 в парафазном коде поступает в третий буферный регистр 12, ас выхода узла 13 в соответствующий модуль 17 поступает сигнал Принять. Состояние управляющего регистра 8 меняется на Занято и Запись, триггер регистра состояний 14, указывающий состояние третьего буферного регистра 12, переводится в состояние Занято. Задержанным сигналом из узла 13 переда-i ющий регистр 4 сбрасывается. По сигналу Принято выбранкый модуль 17 пересылает на свой внутренний регистр информацию из третьего буферного регистра 12, после чего с управляющего выхода модуля 17 в мульти-плексор 15 поступает сигнал Принято, по которому триггер третьего буферного регистра 12 в регистре состояний 14 сбрасывается. Запись. После обработки принятой информации модуль 17 посылает в мультиплексор 15 запрос и переходит в режим ожидания. В соответствии с приоритетом модуля 17 его информация принимается в регистр мультиплексора 15 и одновременно посылается запрос на первый вход узла 9 синхронизации. По сигналу В управляющий регистр 8 переводится в состояние (Чт.) и (Св.1), опрашивается узел 9 и при наличии запроса устанавливается триггер запроса в узле 9. По сигналу А информация из регистра мультиплексора 15 и регистра адреса (адрес отправителя) в парафазном коде переписывается в первый регистр 10, триггер состояния первого буферного регистра 10 в регистре состояний 14 устанавливается в положение Занято. В мультиплексор 15 посылается сигнал Запрос удовлетворен, по которому мультиплексор 15 переходит к обработке следующего запроса от одного из модулей 17. По сигналу А из распределителя импульсов 5 узел 13 опрашивает схему сравнения 6. Если схема сравнения б отвечает Свободно, то управляющий регистр 8 переходит в состояние Занято, Запись, а по сигналу А информация-из первого буферного регистра 10 переписывается через элемент ИЛИ 3 в передающий регистр 4, триггер запроса в узле 9 синхронизации и триггер состояния первого буферного регистра 10 в регистре состояний 14 сбрасывается. Если схема сравнения б отвечает Равно, и третий буферный регистр 12 свободен, то информация передающего регистра 4 .пересылается в третий буферный регистр 12, задержанным сигналом передающий регистр 4 сбрасывается и управляющий регистр 8 переходит в состояние Занято, Запись.

По си-гналу А выполняются те же действия, что и при получении ответа Свободно из схемы сравнения 6.

Если схема сравнения б отвечает Равно и буферный регистр 12 зaнят то информация передающего регистра 4 принимается во второй буферный регистр 11 и далее выполняются такие же действия, как и при получении ответа Знт, AM.

Если схема сравнения 6 отвечает Знт.AM, то при установленном в узле 9 триггера запроса (запрос получен от синхронного модуля) и занятом первомбуферном регистре 10 информация передающего регистра 4 в парафазном коде пересылается во второй буферный регистр 11, устанавливается триггер состояния второго буферного регистра 11 в регистре состояний 14, задержанныг/ сигналом передающий регистр 4 сбрасывается и управляющий регистр переходит в состояние Занято, Запись. По сигналу А, выполняются те же действия, что и при получении ответа Свободно из схемы сравнения 6.

В следующем такте, если по сигналу А получен ответ Свободно из схемы сравнения б, то управляющий регистр переходит в состояние Занято, Запись, а по сигналу А и установленному триггеру состояния второго буферного регистра 11 в регистре состояний 14 информация второго буферного регистра пересылается в передающий регистр 4, триггер состояния второго буферного регистра в регистресостояний 14 сбрасывается

Межмодульныйобмен Данный режим используется для передачи информации между модулями одной и той же группыi Некоторый модуль 17 (например, 17-1) иницирует обмен посылкой сигнала в мультиплексор 15.

в соответствии с приоритетом запроса мультиплексор 15 подключает модуль 17-1 к шине межмодульных связей . Получив доступ к шине модуль 17-1 становится ведущим и посылает по шине менсмодульных связей запрос, например, в модуль 17-2. Если запрашиваемый модуль 17-2 не занят обменом, то он становится ведомым. Между ведущим и ведомым модулями происходит обмен информацией.

Если модуль 17-2 занят обменом, то запрос модуля 17-1 запоминается в буферном регистре модуля17-2. После того, как модуль 17-2 закончит предыдущий обмен, он проводит анализ своего буферного регистра, и, обнаружив запрос модуля 17-1, выставляет запрос на шину межмодульного обмена Получив шину 17-2 он сам становится ведущим. Взаимодействие продолжается до окончания обмена.

Таким образом устройство обладает более высоким быстродействиам чем прототип, поскольку слово отводится не каждому модулю, как это сделано в прототипе, а каждой паре: активный модуль-пассивный модуль: для активных асинхронных модуг й используется мультиплексирование средств магистрали: магистраль занимается только межгрупповыми обменами.

10

Формула изобретения

Устройство связи для вычислительной- системы, содержащее блок синхро5низации и М блоков сопряжения, каждый из которых включает передающий и приемный регистры; распределитель импульсов, управляющий регистр, узел синхронизации, узел кoм 1yтaции управ0ляющих сигналов, схему сравнения, регистр адреса, первый буферный регистр и элемент ИЛИ, причем выход передающего регистра i-го блока српряжения соединен с информационным входом приемного регистра i+1-го блока

5 сопряжения (,M), выход передающего регистра М-го блока сопряжения соединен с информационньа1 входом приемного регистра первого блока сопряжения , а в каждом блоке сопряжения вы0ход приемного регистра подключен к первому входу элемента ИЛИ, второй вход которого соединен с выходом первого буферного регистра, а выход с информационным входом передающего

5 регистра, выход которого подключен к первому входу схем ;равнения, первый управляющий вход - с первым выходом блока синхронизации, а второй управляющий вход - с первым выходом

0 узла коммутации управляющих сигналов, второй выход которого подключен к управляющему входу первого буферного регистра, первый и второй входы - соответственно к выходам распределителя импульсов и узла синхронизации, а

5 первый и второй входы -выходы соответственно - к выходам -входам сравнения и управляющего регистра, выход регистра адреса соединен с вторым входом схемы сравнения и первым

0 информационным входом первого буфера ного регистра, вход распределителя импульсов подключен к управляющим входам приемного регистра и второму выходу блока синхронизации, отлича5ющееся тем, что, с целью повышения пропускной способности устройства, в каждый блок сопряжения введены регистр состояния, второй и третий буферный регистры и коммутатор информации , причем в каждом блоке сопряже0ния гругшы информационных и управляющих входов кoм 1yтaтopa информации являются соответственно группам инфорйационных и управляющих входов устройства, а первый и второй управляющие выходы - соединены соответственно с первым управляющим входом узла синхронизации и входом регистра состояний, вход-выход которого подключен к третьему входу-выходу узла коммутации управляющих сигналов, седьмой выход которого соединен с входом коммутатора информации, первым и вторым информационными выходами подключенного соответственно к выходу из первой группы информационных выходов устройства и вторбму информационногду входу первого буферного регистра, третий выход узла коммутации управляющих сигналов является выходом из второй группы управлякиаих выходов уст ройс,тва, четвертый и пятый выход подключены соответственно к управляющим входсЫ второго и третьего буфер-; ных регистров, информационные входы которых соединены с выходом передающего регистра, а выходы - соответственно с вторым входом элемента ИЛИ и с выходом из второй -группы информационных выходов устройства, второй управляющий вход узла синхронизации соединен с входом управляющего регистра и первым управляю1дим входом передающего регистра, а третий управляющий вход - с шестым выходом узла коммутации управляющих сигналов. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 444062, кл. Q Об F 9/00, 1972. 2.Авторское свидетельство СССР по заявке № 2557320/18- 14 i кл. GI Об F 3/04, 1977 (прототип).