Устройство для сбора и анализа данных о работе информационно-вычислительной системы Советский патент 1993 года по МПК G06F15/36 

Изобретение относится к вычислительной технике и может быть использовано для- сбора данных, характеризующих работу программных и аппаратных средств информационно-вычислительных систзм (ИВС), анализа изменений возрастающих или убывающих значений параметров нестационарных процессов с использованием этих данных для контроля функционирования и повышения эффективности на этапах проектирования и эксплуатации таких систем.

Известны устройства для сбора и регистрации данных о работе информационно- вычислительных систем, Недостатками известных устройств являются большие затраты памяти, связанные с регистрацией избыточных данных, отсутствие механизма адаптации к реальным условиям функционирования ИВС и возможностям оператора при ее эксплуатации.

Из известных устройств для сбора и регистрации данных о работе информационно-вычислительной системы наиболее близким по технической сущности является устройство, обеспечивающее регистрацию данных только в моменты изменения состояния ИВС и содержащее блок регистрации, блок памяти магазинного типа и блок управления, причем выходы сброса и синхронизации блока управления соединены с

О СП 4 х|

ON

одноименными входами блока регистрации, выход задания режима ввода-вывода и вход признака загрузки блока управления соединены с одноименными входом и выходом блока памяти соответственно, выходы данных и текущего времени блока регистрации соединены с одноименными входами блока памяти, выход которого является выходом устройства,..информационный вход устройства является информационным входом блока регистрации, который содержит три ключа, элемент И, схему сравнения, триггер, счетчик, группу элементов задержки, регистр, элемент задержки, элемент ИЛИ, ин- формационный вход первого ключа, являющийся информационным входом блока регистрации соединен с первым инфор- мационным входом схемы сравнения, выход первого ключа подключен через группу элементов задержки к информационному входу регистра, вход сброса регистра является входом сброса блока регистрации и соединен с входом сброса счетчика, счетный вход которого является входом синхронизации блока регистрации, выходы регистра и счетчика подключены.к информационным входам второго и третьего ключей соответственно, выход второго ключа является выходом данных блока регистрации, выход третьего ключа является выходом текущего времени блока регистрации, выход регистра подключен ко второму информационному входу схемы сравнения, выход элемента задержки подключен к управляющим входам второго и третьего ключей, выход элемента ИЛИ соединен с входом установки триггера, прямой и инверсный выходы которого соединены с первым входом элемента И и вторым входом элемента ИЛИ соответственно, первый вход элемента ИЛИ является входом начальной установки блока регистрации, соединенного с одноименным выходом блока управления, содержащего генератор импульсов, делитель, частоты, резистор, счетчик, схему сравнения, триггер, элемент ИЛИ, элемент ИЛИ- НЕ, вход которого является входом признака загрузки памяти блока, выход генератора импульсов соединен через делитель частоты с выходом синхронизации блока и со счетным входом счетчика, выход, которого и выход регистра соединены с первым и вторым информационными входами схемы сравнения соответственно, выход признака равенства, который соединен с входом установки триггера, выход и вход сброса которого соединены с выходом задания режимов ввода-вывода блока и с выходом элемента ИЛИ соответственно, второй вход элемента ИЛИ соединен с выходом элемента ИЛИ-НЕ,

Недостатки прототипа проявляются в том, что регистрируются избыточные данные, не отражающие качество функционирования ИВС, а также не учитываются

возможности оператора однозначно воспринимать предоставленный ему объем информации для определения необходимости внемашетельства в вычислительный процесс.

0 Целью изобретения является расширение функциональных возможностей устройства за счет регистрации изменений параметров процессов, превышающих заданный порог и адаптации к возможностям

5 оператора воспринимать за заданный период времени определенный объем информации.

4Это достигается за счет того, что в устройство для сбора и анализа данных о рабо0 те ИВС, содержащее блок управления записью в память, блок памяти магазинного типа, блок формирования управляющих сигналов, выход блока управления записью в память соединен с входом разрешения

5 формирования сигнала корректировки контрольного уровня блока формирования управляющих сигналов, первый и второй информационные выходы блока управления записью в память соединены, соответствен0 но, с входом кода текущего времени и входом данных блока памяти магазинного типа, первый выход блока формирования управляющих сигналов соединен с входом разрешения регистрации всех изменений .

5 параметров системы блока управления записью в память, вход разрешения регистрации изменений параметров информационно-вычислительной системы относительно контролируемого уровня которого

0 соединен с вторым выходом блока формирования управляющих сигналов, третий выход которого соединен с входом синхронизации блоков управления записью в память, вход начальной установки которого соединен с

5 четвертым выходом блока формирования управляющих сигналов, тактовый вход блока управления записью в память соединен с пятым выходом блока формирования управляющих сигналов, шестой выход которого

0 соединен с выходом разрешения вывода информации из памяти блока памяти мага-1 зинного типа, первый выход блока памяти магазинного типа является информационным выходом устройства, второй выход па5 мяти магазинного типа соединен с входом сигнала выдачи информации из памяти блока формирования управляющих сигналов, введен блок анализа данных, вход кода необходимого времени и вход признака направления изменения параметров системы

которого соединены с седьмым и восьмым выходом блока формирования управляющих сигналов coo i ветственно, девятый и де- сятый выходы которого соединены соответственно с входом контролируемого уровня и входом кода интервала изменения контролируемого уровня блока анализа данных, третий, четвертый и пятый выходы блока формирования управляющих сигналов соединены соответственно с входом синхронизации, входом начальной установки и тактовым входом блока анализа-данных, с одиннадцатого по четырнадцатый выходы блока формирования управляющих сигналов соединены соответственно с вхо- дом сигнала разрешения корректировки контролируемого уровня, входом разрешения корректировки интервала изменения контролируемого уровня, входом сигнала подтверждения оператором восприятия информации и входом установки в единицу триггера состояния блока анализа данных, первый и второй управляющий выходы которого соединены с входом сигнала об из: менении параметров ИВС относительно контролируемого уровня и входом сигнала отсутствия изменения параметров относительно контролируемого уровня блока фор- мирования управляющих сигналов, информационный вход, блока анализа данных является информационным входом устройства, блок анализа данных содержит триггер, с первого по пятый ключи, с первого по третий регистры, счетчик, первый и второй сумматоры, блок вычитания, блок умножения, блок деления, первый и второй блоки сравнения, элемент задержки, с первого по пятый элементы И, первый и второй элементы ИЛИ, элемент НЕ, вход установки в единицу триггера является входом установки блока анализа данных, первый вход сброса триггера является входом начальной .установки блока анализа данных, выход триггера соединен с первым входом первого элемента И, второй вход которого является тактовым входом блока анализа данных, выход первого элемента И соединен со счетным входом счетчика, вход сброса которого соединен с инверсным выходом триггера, вход сброса счетчика является входом синхронизации блока анализа данных и соединен с входами сброса первого, второго.и третьего регистров, информационный вход первого регистра и первые информационные входы второго и третьего.регистров яв- ляются соответственно входом кода необходимого времени восприятия оператором, входом кода интервала изменения контролируемого уровня и входом контролируемого уровня блока анализа данных,

выход счетчи;:а соединен с входом первого ключа, управляющий вход которого является входом сигнала подтверждения восприятия информации оператором блока анализа 5 данных, выход первого регистра соединен с входом делителя блока деления и входом вычитаемого блока вычитания, вход уменьшаемого которого соединен с выходом первого ключа, выход признака разности и 0 информационный выход блока вычитания соединены соответственно с входом задержки и входом делимого блока деления, выход которого соединен с входом второго ключа, управляющий вход и выход которого

5 соединены соответственно с выходом блока задержки и входом первого слагаемого первого сумматора, выход которого соединен с входом третьего ключа, управляющий вход которого является входом разрешения кор0 ректировки интервала изменения контролируемого уровня блока анализа данных и соединен со вторым входом сброса триггера, выход третьего ключа соединен со вторым информационным входом второго

5 регистра, выход которого соединен со вторым входом блока умножения, входом второго слагаемого первого сумматора и с входом четвертого ключа, управляющий вход которого является входом признака на0 правления изменения параметров системы блока анализа данных и соединен с первыми входами второго и третьего элементов И и входом элемента НЕ, выход которого соединен с первыми входами четвертого и пя5 того элементов И, выход четвертого ключа соединен с входом первого слагаемого второго сумматора, вход второго слагаемого которого соединен с первыми входам-и первого и второго блоков сравнения и выходом

0 третьего регистра, второй информационный вход которого соединен с выходом пятого ключа, вход которого соединен с выходом второго сумматора, управляющий вход пятого ключа является входом сигнала разре5 шения корректировки контролируемого уровня, информационный вход блока анализа данных подключен ко вторым входам первого и второго блоков сравнения, выходы которых соединены соответственно со

0 вторыми входами второго и четвертого элементов И, выходы которых соединены с первым и вторым входами первого элемента ИЛИ, выход которого является вторым выходом блока анализа данных, инверсные

5 выходы первого и второго блоков сравнения соединены соответственно со вторыми входами третьего и пятого элементов И. выходы которых соединены соответственно с первым и вторым входом второго элемента ИЛИ, выход которого является выходом параметров информационно-вычислительной системы блока анализа данных, блок управления записью в память содержит первый и второй элементы И, триггер, первый и второй элементы ИЛИ, схему сравнения, элемент задержки, группу элементов задержки, с первого по третий коммутаторы, регистр и счетчик, вход начальной установки блока подключен к первому входу первого элемента ИЛИ, выход которого подключен к входу синхронизации триггера, инверсный и прямой выходы которого соединены, соответственно, с вторым входом первого элемента ИЛИ и первым входом первого элемента И, выход которого подключен к входу элемента задержки, входу сброса триггера и управляющему входу первого коммутатора, вход которого является информационным входом блока и соединен с первым входом схемы сравнения, инверсный выход которой соединен с первым входом второго элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента И, вторые входы вторых элементов И и ИЛИ являются, соответственно, входами разрешения регистрации всех изменений и разрешения регистрации изменения параметров информационно-вычислительной системы относительно контролируемого уровня, тактовый вход и вход синхронизации блока подключены, соответственно, к счетному входу и входу сброса счетчика, выход которого соединен с входом третьего коммутатора, управляющий вход которого соединен с управляющим входом второго коммутатора, выходом элемента задержки и является управляющим выходом блока, выходы второго и третьего коммутаторов являются, соответственно первым и вторым информационными выходами блока, вход сброса счетчика соединен с входом записи регистра, информационный вход которого соединен с выходом группы элементов задержки, вход которых соединен с выходом первого коммутатора, второй вход схемы сравнения соединен с выходом регистра и входом второго коммутатора, блок формирования управляющих сигналов содержит узел задания режимов, с первого по четвертый элементы ИЛИ, с первого по пятый элементы И, первый и второй инверторы, первый и второй элементы задержки, мультивибратор, делитель частоты, счетчик, регистр, схему сравнения, триггер, с первого по четвертый выходы узла задания режима являются, соответственно, с седьмого по десятый выходами блока формирования управляющих сигналов, с пятого по четырнадцатый выходы узла задания режимов соединены соответственно с информационным входом регистра, входом сброса счетчика, входом мультивибратора, первым

входом первого элемента ИЛИ, входом второго элемента задержки, первым входом третьего элемента ИЛИ, с первого по четвертый входами второго элемента ИЛИ, выход которого соединен с первым входом

0 первого элемента И, выход которого соединен с первым входом четвертого элемента И, вход которого соединен с выходом первого инвертора, вход которого соединен с первым входом третьего элемента И и с вы5 ходом четвертого элемента ИЛИ, первый вход которого соединен с третьим входом второго элемента ИЛИ, второй вход четвертого элемента ИЛИ соединен с четвертым входом второго элемента ИЛИ и первым

0 входом пятого элемента И, второй вход которого соединен с выходом второго элемента задержки, выход третьего элемента ИЛИ, выход первого элемента И, шестой выход узла задания режимов, восьмой выход узла

5 задания режимов, выход делителя частоты, прямой выход триггера, являются соответственно с первого по шестой выходами блока формирования управляющих сигналов, выход третьего элемента И, выход пятого

0 элемента И, девятый выход узла задания режимов, выход второго инвертора являются соответственно с одиннадцатого по четырнадцатый выходы блока формирования управляющих сигналов, вход разрешения

5 формирования сигнала корректировки контролируемого уровня, вход сигнала выдачи информации из памяти, вход сигнала об изменении параметров ИВС относительно контролируемого уровня и вход сигнала от0 сутствия изменения параметров информационно-вычислительной системы относительно контролируемого уровня которого подключены, соответственно, ко второму входу третьего элемента И, входу

5 второго инвертора, второму входу первого элемента И, первому входу второго элемента И, второй вход и выход которого соединены соответственно с первым входом второго элемента ИЛИ и вторым входом

0 третьего элемента ИЛИ, выход четвертого элемента И соединен с входом первого элемента задержки, выход которого соединен с первым входом установки триггера, второй вход установки которого соединен с выхо5 дом схемы сравнения, первый и второй входы которой соединены соответственно с выходом регистра и выходом счетчика, счетный вход которого соединен с выходом делителя частоты, вход которого соединен с выходом мультивибратора, выход второго

инвертора соединен со вторым входом первого элемента ИЛИ, выход которого соединен с входом сброса триггера.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 - функциональная схема блока управления записью в память; на фиг. 3 - функциональная схема блока формирования управляющих сигналов; на фиг. 4 - функциональная схема блока анализа данных.

Устройство подключается к ИВС посредством информационного входа 1 и содержит блок 2 управления записью в память, блок 3 памяти магазинного типа, блок 4 формирования управляющих сигналов, блок 5 анализа данных. Информация выдается через выход 6.

Блок 2 управления записью в память содержит первый элемент ИЛИ 7, триггер 8, первый элемент И 9, второй элемент ИЛИ 10, второй элемент И 11, схему сравнения 12, элемент задержки 13, первый ключ 14, группу элементов задержки 15, регистр 16, второй ключ 17, счетчик 18, третий ключ 19, вход 20 начальной установки, вход 21 разрешения регистрации изменений параметров ИВС относительно контролируемого уровня, вход 22 разрешения регистрации всех изменений параметров системы, вход 23 тактовый, вход 24 управляющий.

Блок 4 формирования управляющих сигналов содержит узел 28 задания режимов, второй элемент ИЛИ 29, первый и второй элементы И 20 и 31 соответственно третий элемент ИЛИ 32, третий элемент И 33, четвертый элемент ИЛИ 34, первый инвертор 35, четвертый элемент И 36, первый и второй элементы задержки 37 и 38, соответственно, пятый элемент И 39, мультивибратор 40, делитель частоты 41, счетчик 42, схему 43 сравнения, регистр 44, второй инвертор 45 первый элемент ИЛИ 46, триггер 47, входы 25, 52, 53,59 соответственно, вход разрешения формирования сигнала корректировки контролируемого уровня, вход сигнала отсутствия изменения параметров относительно контролируемого уровня, вход сигнала об изменении параметров ИВС относительно контролируемого уровня, вход сигнала выдачи информации из памяти. Узел 28 представляет собой клавишную панель с индикацией выполненных операций и позволяет набор периода времени для цикла вывода собранных данных из блока памяти, пуск и останов работы устройства, обнуление счетчиков и регистров, начальную установку триггеров, формировать сигналы подтверждения оператором восприятия информации, сигналы задания режимов А, С, В, D, Е, коды контролируемого . уровк 1 (порога), необходимого времени восприятия, интервала, признак направления 5 изменения параметров функционирования. Блок 5 анализа данных содержит триггер 60, первый элемент И 61, счетчик 62, первый ключ 63, блок 64 вычитания, элемент задержки 65, первый регистр 66, блок 67 0 деления, блок 68 умножения, второй ключ 69, первый сумматор 70, третий ключ 71, второй регистр 72, четвертый ключ 73, второй сумматор 74. пятый ключ 75, третий регистр 76, первый блок 77 сравнения,второй 5 элемент И 78, первый элемент ИЛИ 79, третий элемент И 80, второй блок 81 сравнения, элемент НЕ 82, четвертый элемент И 83, пятый элемент И 84, второй элемент ИЛИ 85.

0 Устройство работает следующим образом. Включение устройства осуществляется с узла 28 задания режимов.

Узел 28 задания режимов позволяет выбрать один из пяти режимов работы устрой- 5 ства.

Режим А - регистрация и вывод всех изменений параметров ИВС за заданный период времени (режим работы прототипа). Режим В - регистрация и немедленный 0 вывод изменений параметров ИВС, относительно контролируемого уровня.

Режим С - регистрация всех изменений параметров ИВС за заданный период времени, а при изменениях относительно конт- 5 ролируемого уровня немедленный вывод всех данных.

Режим D - регистрация только изменений параметров ИВС относительно контролируемого уровня с динамическим 0 добавлением к пороговому значению установленного интервала и вывод данных за заданный период времени.

Режим Е - адаптация обьема регистри- 5 руемых за заданный период времени изменений .параметров ИВС к времени восприятия оператором выводимых данных.

При включении устройства производит- 0 ся установка в нуль счетчиков 18, 42, 62, регистров 16, 66, 72 и 76, триггеров 47, 60 и в единицу триггера 8. кроме того в регистр 44 заносится код периода времени для вывода собранных данных из блока памяти. 5 Производится запуск мультивибратора 40 и . связанного с ним делителя частоты 41, тактовые импульсы с которого начинают поступать на счетчики 18, 42 и на вход элемента И 61. Схема сравнения 43 осуществляет проверку кода на регистре 44 и текущего

кода в счетчике 42, Счетчик 18 служит для индикации текущего времени,

. Параметры, характеризующие текущее состояние ИВС, поступают с входа 1 на схему сравнения 12, блоки сравнения 77 и 81 и на вход коммутатора 14 (предполагается, что поступающая информация имеет хотя бы один не нулевой разряд).

В режиме А сигнал высокого уровня из узла 28 через элемент ИЛИ 32 открывает элемент И 11, на второй вход которого поступает сигнал со схемы сравнения 12, которая сравнивает текущие параметры с данными с предыдущего такта регистрации, хранящимся на регистре 16. В случае неравенства, что соответствует изменению состояния ИВС, сигнал с выхода элемента И 11 через элемент ИЛИ 10 и через открытый элемент И 9 поступает на коммутатор 14, тем самым разрешая информации о новом состоянии ИВС переписываться через группы элементов задержки 15 в регистре 16, а также устанавливает в нуль триггер 8, который по истечении времени своего переключения устанавливает сам себя через элемент ИЛИ 7 в единичное состояние. Од- повременно с. этим;, с выхода элемента И 9 сигнал поступает через элемент задержки 13 на управляющие входы коммутаторов 17 и 19, что обеспечивает запись в блок 3 памяти через выходы 26 и 27 новой информации о состоянии ИВС и текущего времени соответственно из регистра 16 и счетчика 18.

В случае равенства сравниваемых кодов текущей (с входа 1) и предыдущей информации (в регистре 16) о состоянии ИВС запись в блок 3 памяти не осуществляется, так как схема 12 сравнения не формирует разрешающий сигнал и коммутаторы 17 и 19 остаются закрытыми. Содержание.регистра 16 при этом не изменяется.

Выдача накопленной информации в блоке 3 памяти из устройства на выход 6 осуществляется при равенстве кодов, содержащихся в регистре 44 и счетчике 42,так как в этом случае триггер 47 устанавливается в единичное состояние схемой 43 сравнения и на выходе 57 появляется единичный сигнал, который необходим для вывода информации из блока 3 памяти. Если в блоке 3 памяти нет информации, со входа 59 через (инвертор) 45 и элемент ИЛИ 46 сигнал устанавливает триггер 47 в нулевое состоя- ние, тем самым завершая выдачу информации из устройства.

Группа элементов задержки 15 необходима для задержки информации с выхода коммутатора 14 в течение времени срабатывания триггера 8, который закрывает эл мент И 9, тем самым закрывая коммутатор на период записи информации в регистре 16. Элемент задержки 13 необходим для задержки сигнала, формирующегося в момент закрытия элемента И 9, на период срабатывания триггера 8.

В режиме В из узла 28 через вход 49 блока 5 в регистр 76 заносится код контролируемого уровня (порога), причем задается

0 его абсолютное значение, а на вход 51 блока 5 поступает признак направления изменения параметров функционирования ИВС, который в случае увеличения контролируемых параметров открывает элементы И 78 и

5 80, а в случае уменьшения параметров, поступая через элементы НЕ 82, открывает элементы И 83 и 84, разрешая соответственно поступление сигналов из блоков сравнения 77 или 82 через элемент ИЛИ 79 на вход

0 элемента И 30, на второй вход которого поступает высоким уровнем сигнал режима В с узла 28 через элемент ИЛИ 29.

Параметры ИВС, поступающие со входа 1, проверяются соответственно в блоке

5 сравнения 77 на превышение порогового значения, а в блоке сравнения 81 на прени- жение порогового значения. Появление сигнала на выходе выполнения условия качественного изменения одного из блоков

0 сравнения 77 или .81 соответствует изменению параметров ИВС относительно контролируемого уровня. Сигнал с выхода элемента И 30 поступает на вход 21 блока 2 и через элемент ИЛИ ТО открывает элемент

5 и 9, а далее запись регистрируемой информации в блок 3 памяти осуществляется как ив режиме А, Кроме того, сигнал с выхода элемента И 30 поступает на вход элемента / И 36, на второй вход которого поступает

0 сигнал с выхода элемента ИЛИ 34 через инвертор 35, На выходе элемента И 36 формируется сигнал немедленного вывода информации, который через элемент задержки 37, осуществляющегося задержку

5 на время записи информации в блок 3 памяти, устанавливает в единичное состояние триггер47 и производится немедленный вывод информации из блока 3 памяти.

В режиме С в блоках сравнения 77 и 81

0 как и в режиме В, анализируется изменение параметров ИВС относительно контроля уровня. Пока не выполняется условие изменения соответственно на одном из выходов элементов И 80 или И 84, в зависимости от

5 признака направления изменения параметров функционирования, формируется сигнал высокого уровня, который через элемент ИЛИ 85 поступает на элемент И 31, на второй вход которого поступает высоким уровнем сигнал режима С с узла 28. С выхода элемента И 31 сигнал через элемент ИЛИ 32 поступает на вход 22 блока 2, что позволяет регистрировать все изменения параметров состояния ИВС как и в режиме А. При выполнении условия сравнения как и в режиме В формируется сигнал на выходе элемента ИЛИ 79, который поступает на вход элемента И 30, на второй вход которого с узла 28 через элемент ИЛИ 29 поступает сигнал режима С. Сигнал с выхода элемента И 30 обеспечивает регистрацию изменения параметров относительно контролируемого уровня и немедленную выдачу всей зарегистрированной информации.

В режиме D из узла 28 через вход 49 блока 5 в регистр 76 заносится код порога. Кроме того, через вход 50 в регистр 72 заносится код интервала изменения контролируемого уровня, С выхода регистра 72 код поступает на вход ключа 73, на управляющий вход которого поступает признак направления изменения параметров функционирования. Если контролируемые параметры увеличиваются, информация с

выхода ключа 73 поступает на сумматор 74 в прямом коде, если параметры уменьшаются - в дополнительном коде, а на другой вход сумматора поступает код порога с регистра 76 и на сумматоре формируется новое значение порога.

При регистрации изменения параметров относительно контролируемого уровня через вход 53 блока 4 поступает сигнал на вход элемента И 30, а на второй его вход поступает высоким уровнем сигнал режима D с узла 28 через элемент ИЛИ 29. После выдачи сигнала с выхода элемента И 30 происходит запись информации в блок 3 памяти. Этот процесс сопровождается выдачей с выхода 25 блока 2 сигнала, который поступает на вход элемента И 33, на второй вход которого поступает сигнал режима D из узла 28 через элемент ИЛИ 34, кроме того сигнал с выхода элемента ИЛИ 34 через инвертор 35 блокируется элемент И 36, запрещая немедленную выдачу информации.

С выхода элемента И 33 сигнал поступает на управляющий вход ключа 75 и новое значение порога пересылается из сумматора 74 через ключ 75 в регистр 76 и процесс анализа параметров функционирования ИВС повторяется. Выдача накопленной ин- формации из блока 3 памяти осуществляется через установленный период, времени как и в режиме А.

В режиме Е из узла 28 кроме кодов порога и интервала через вход 48 блока 5 в регистр 67 заносится код необходимого времени восприятия. Сигнал режима Е через элементы ИЛИ 29 и 34 открывает соответственно элементы И 30 и И 33, а далее первый цикл регистрации и выдачи данных аналогичны работе в режиме D, После выдачи всей информации из блока 3 памяти на 5 вход 59 блока 4 формирования управляющих сигналов поступает сигнал низкого уровня, который через инвертор 45 устанавливает в единичное состояние триггер 60, сигнал с единичного выхода которого разре0 шает прохождение тактовых импульсов с делителя частоты 41 через элемент И 61 на счетчик 62.

Оператор подтверждает восприятие всей выданной информации и из узла 28 на

5 вход 56 блока 5 анализа данных поступает сигнал подтверждения, который управляет ключом 63 и пересылает код фактического времени восприятия информации оператором tB со счетчика 62 на вход блока вычита0 ния 64, на другой вход которого с выхода регистра 66 поступает код необходимого времени восприятия tBo и на выходе блока вычитания 64 получается разность At tBo -tB, которая поступает на вход блока деле5 ния 67, в которой делится на код т.во, поступающий с регистра 66. Результат деления Дг/Гво поступает на вход блока умножения 68, на другой вход которого поступает код интервала с регистра 72, с выхода блока

0 умножения 68 значение Al I At/tBo поступает на информационный вход ключа 69, на управляющий вход которого через элемент задержки 65 поступает сигнал знака разности с выхода схемы вычитания 64, Элемент

5 задержки 65 необходим для задержки сигнала знака разности на время срабатывания блоков деления 67 и умножения 68. В зависимости от знака разности значение Д выдается с выхода ключа 69 на первый вход

0 сумматора 70 в прямом или дополнительном коде, на второй вход сумматора 70 с регистра 72 поступает код интервала. В результате с выхода сумматора 70 новое значение интервала I I + Д поступает на

5 информационный вход ключа 71, на управляющий вход которого поступает сигнал со входа 55 блока 5, который формируется на выходе элемента И 39, на один вход которого поступает сигнал режима Е, а на второй

0 вход через элемент задержки 38 сигнал подтверждения с узла 28. Элемент задержки 38 необходим для задержки выдачи сигнала подтверждения на время формирования в блоке 5 анализа данных нового значения

5 интервала 1. Кроме того, сигнал со входа 55 - поступает на вход установки нуля триггера 60, после чего сигнал низкого уровня с его прямого выхода запрещает прохождение тактовых импульсов через элемент И 61, а с

инверсного выхода триггера 60 сигнал высокого уровня устанавливает в нуль счетчик 62.

С выхода ключа 71 новое значение интервала заносится в регистр 72 и процесс анализа повторяется для скорректированного значения интервала 1. Это приводит к адаптивной корректировке объема данных, представляемых оператору в следующем цикле выдачи информации за счет изменения количества отсчетов изменений параметров относительно порога,/что в свою очередь, влияет на время восприятия информации оператором.

Технический эффект от использования изобретения заключается в том, что благодаря введению дополнительных режимов работы В, D, Е достигается экономия памяти устройства за счет исключения регистрации избыточных данных. Введение дополнительных режимов В, D, С, Е предоставляет возможность оператору одпозначно воспринимать выдаваемый ему объем информации для определения необходимости вмешательства в вычислительный процесс, а также своевременно влиять на качество функционирования ИВС, особенно в нестационарных режимах работы при увеличении или уменьшения значений параметров исследуемых процессов. Кроме того, в режиме работы Е обеспечивается адаптация объема выводимых данных к времени восприятия информации оператором за счет регулирования объема регистрируемых изменений параметров.

Изобретение относится к области вычислительной техники и может быть использовано для сбора данных, характеризующих работу программных и аппаратных средств информационно-вычислительных систем (ИВС), анализа качественных изменений возрастающих или убывающих значений параметров нестационарных процессов с использованием этих данных для контроля функционирования ИВС на качественном уровне, решения задач повышения эффективности применения на этапах проектирования и эксплуатации таких систем. Целью изобретения является расширение функциональных возможностей устройства за счет регистрации изменений параметров процессов, превышающих заданный порог, и адаптации устройства к возможностям оператора. Устройство содержит блок управле- ния записью в память, блок памяти магазинного типа, блок формирования управляющих сигналов, блок анализа данных и обеспечивает регистрацию качественных изменений параметров исследуемого процесса, немедленную выдачу их оператору, адаптацию к возможностям операто ра воспринимать выводимый объем информации на заданное время. 3 з.п. ф-лы, 4 ил. to

Формула изобретения 1. Устройство для сбора и анализа данных о работе информационно-вычислительной системы, содержащее блок управления записью в память, блок памяти магазинного типа, блок формирования управляющих сигналов, выход блока управления записью в память соединен с входом разрешения формирования сигнала корректировки контрольного уровня блока формирования управляющих сигналов, первый и второй информационные выходы блока управления записью ё память соединены соответственно с входом кода текущего времени и входом данных блока памяти магазинного типа, первый вход блока формирования управляющих сигналов соединен с входом разрешения регистрации всех изменений параметров системы блока управления записью в память, вход разрешения регистрации изменений параметров информационно-вычислительной системы относительно контролируемого уровня которого соединен с вторым выходом блока формирования управляющих сигналов, третий выход которого соединен с входом синхронизации блока управления записью в память, вход начальной установки которого соединен с четвертым выходом блока формирования управляющих сигналов, тактовый вход блока управления записью в память соединен с пятым выходом блока формирования управляющих сигналов, шестой выход которо-- го соединен с входом разрешения вывода информации из памяти блока памяти магазинного типа, первый выход блока памяти магазинного типа является информационным выходом устройства, второй выход блока памяти магазинного типа соединен с входом выдачи информации из памяти блока формирования управляющих сигналов, отличающееся тем, что, с целью расширения функциональных возможностей путем регистрации изменений параметров процессов, превышающих заданный порог, а адаптации к возможностям оператора, в него введен блок анализа данных, вход кода необходимого времени и вход признака направления изменения параметров системы которого соединены с седьмым и восьмым выходами блока формирования управляющих сигналов соответственно, девятый и десятый выходы которого соединены

соответственно с входом контролируемого уровня и входом кода интервала изменения контролируемого уровня блока анализа данных, третий, четвертый и пятый выходы блока .формирования управляющих сигналов

соединены соответственно с входом синхронизации, входом начальной установки и тактовым входом блока анализа данных, с одиннадцатого по четырнадцатый выходы блока формирования управляющих сигналов соединены соответственно с входом разрешения корректировки контролируемого уровня блока анализа данных, входом разрешения корректировки интервала изменения контролируемого уровня, входом

сигнала подтверждения оператором восприятия информации и входом установки в 1 триггера состояния блока анализа данных, первый и второй управляющие выходы которого соединены с входом сигнала об изменении параметров информационновычислительной системы относительно контролируемого уровня и входом сигнала отсутствия изменения параметров относительно контролируемого уровня блока формирования управляющих сигналов, информационный вход блока анализа данных является информационным входом устройства.,

анализа данных и соединен с вторым входом сброса триггера, выход третьего ключа соединен с вторым информационным входом второго регистра, выход которого сое- 5 динен с вторым .входом блока умножения, входом второго слагаемого первого сумматора и с первым входом четвертого ключа, второй вход которого является входом признака направления изменения параметров

0 системы блока анализа данных и соединен с первыми входами второго и третьего элементов И и входом элемента НЕ, выход которого соединен с первыми входами четвертого и пятого элементов И, выход чет5 вертого ключа соединен с входом первого слагаемого второго сумматора, вход второго слагаемого которого соединен с первыми входами первого и второго блоков сравнения и выходом третьего регистра, второй

0 информационный вход которого соединен с выходом второго ключа, вход которого соединен с выходом второго сумматора, управляющий вход пятого ключа является входом сигнала разрешения корректировки контро5 лируемого уровня блока анализа данных, информационный вход блока анализа данные подключен к вторым входам первого и второго блоков сравнения, выходы которых соединены соответственно с вторыми вхо0 дами второго и четвертого элементов И, выходы которых соединены с первым и вторым входами первого элемента ИЛИ, выход которого является вторым выходом блока анализа данных, инверсные выходы первого и

5 второго блоков сравнения соединены соответственно с вторыми входами третьего и пятого злементов И, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход кото0 рого является выходом изменения параметров информационно-вычислительной системы блока анализа данных.

5 память содержит первый и второй элементы И, триггер, первый и второй элементы ИЛИ, схему сравнения, элемент задержки, группу элементов задержки, с первого по третий ключи, регистр и счетчик, вход начальной

0 установки блока подключен к первому входу первого элемента ИЛИ, выход которого подключен к входу синхронизации триггера, пятый элементы И, первый и второй инверторы, первый и второй элементы за5 держки, мультивибратор, делитель частоты, . счетчик, регистр, схему сравнения, триггер, с первого по четвертый выходы узла задания режимов являются соответственно с седьмого по десятый выходами блока формирования управляющих сигналов, с пятого

по четырнадцатый выходы узла задания режимов соединены соответственно с инфор- мационным входом регистра, входом сброса счетчика, входом мультивибратора, первым входом первого элемента ИЛИ, вхо- дом второго элемента задержки, первым входом третьего элемента ИЛИ, с первого по четвертый входами второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом первого инвертора, вход которого соединен с первым входом третьего элемента И и с выходом четвертого элемента ИЛИ, первый вход которого соединен с третьим входом второго элемента ИЛИ, второй вход

. четвертого элемента. ИЛИ соединен с четвертым входом второго элемента ИЛИ и первым входом пятого элемента И, второй вход которого Соединен с выходом второго элемента задержки, выход первого элемента И, выход третьего элемента И, шестой

, выход узла задания режимов; выход делителя частоты, восьмой выход узла задания ре- жимов, прямой выход триггера являются соответственно с первого по шестой выходами блока формирования управляющих сигналов, выход третьего элемента И, выход пятого элемента И, девятый выход узла за- дания режимов, выход, второго инвертора являются соответственно с одиннадцатого

по четырнадцатый выходами блока формирования управляющих сигналов, вход раз- решения формирования сигнала корректировки контрольного уровня, вход сигнала выдачи информации из памяти, вход сигнала об изменении параметров информационно-вычислительной системы относительно контролируемого уровня и вход сигнала отсутствия.изменения параметров информационно-вычислительной системы относительно контролируемого уровня которого подключены соответственно к второму входу третьего элемента И, входу второго инвертора, второму входу первого элемента И, первому входу второго элемента И, второй вход и выход которого соединены соответственно с первым входом второго элемента ИЛИ и вторым входом третьего элемента ИЛИ, выход четвертого элемента И „соединен с входом первого элемента задержки, выход которого соединен с первым входом установки триггера, второй вход установки которого соединен с выходом схемы сравнения, первый и второй входы которой соединены соответственно с выходами регистра и счетчика, счетный вход которого соединен с выходом делителя частоты, вход которого соединен с выходом мультивибратора, выход второго инвертора соединен с вторым входом первого элемента ИЛИ, выход которого соединен с входом сброса триггера.

20:

74

22:

sy tb

23

24

D

9

W

п

11

13

17

W

26

72

4Ј

75

55

.54

73

74

IS

77

LJ

83

Ч 05

да

ФигЛ